Реверсивный преобразователь двоичного кода в двоично- десятичный

 

ОП ИСАНИЕ

Союз Советских

Социалистических

Респу6пик (11) 82О975

Щ (61) Дополнительное к авт. свид-ву

Я. (51) М. Кл (22) ЗаЯвлено 14.01.74 (21) 1887723/18-24 с присоединением заявки № =

06 F 5/02

Государственный комитет

Совета й1инистроа СССР

I30 делам изобретений и открытий (23) Приоритет—

I (43) Опубликовано 25.08.78.Бюллетень% 31. (53) УДК 681.325 (088.8) (45) Дата опубликования описания 07.07.78 (72) Авторы изобретения

A. И. Клинов, И. М. Гольтман и Л. Г. Баранова (71) Заявитель

Одесское конструкторское бюро кинооборудования (54) РЕВЕРСИВНЫЙ ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО

КОДА В ДВОИЧНО-ДЕСЯТИЧНЫЙ

Предлагаемое устройство относится к области цифровой вычислительной техники и может быть использовано при построении встроенных и автономных преобразователей двоичных чисел в двоичнодесттичные и обратно.

Известно устройство для преобразования двоичного кода в двоично-десятичный и обратно, содержащее регистр, шифратор двоичных эквивалентов, сумматор, счет чик цифр, тактовый и разрядный распрепепптепп (1).

Наиболее близким к предложенному устройству является реверсивный преобразователь двоичного кода в двоично-десятичный, содержащий регистр, шифратор двоичных эквивалентов, сумматор, первый и второй входы которого соединены с выходами регистра и шифратора двоичных эквивалентов соответственно, а выход с входом регистра, последовательно соединенные генератор импульсов, тактовый и разрядный распределители, триггер знака, счетчик цифр и блок управления, причем информационный вход шифратора двоичных эквивалентов соединен с выходом разрядн or о распределителя, а первый, второй и третий выходы распределителя тактов соединены с. соответствующими входами блока управления PJ .

Недостаток .известных устройств — от- носительно невысокое быстродействие.

Для увеличения быстродействия в предлагаемом устройстве шифратор двоичных экви1О валентов выполнен управляемым, управляющие входы которого соединены с первым и вто рым выходами тактового распределителя,единичный выход триггера знака соединен с четвертым входом блока управления и с управляющим входом сумматора, выход переполнения которого соединен с пятым входом блока управления, нулевой выход триггера знака соединен с шестым входом блока управления, первый и втозо рой вь.ходы которого соединены с тактовым и сбросовым входами счетчика цифр соответственно, а третий выход соединен с управляющим входом регистра, выход счетчика цифр соединен с седьмым вхо д дом блока управления.

620975

На чертеже изображена бпок-схема предпоженного устройства, Реверсивный преобразователь содержит регистр 1, шифратор 2 двоичных эквивалентов, сумматор 3, первые н вторые входы слагаемых которого соединены с выходами регистра 1 и шифратора 2 двоичных эквивалентов соответственно, генератор 4 импульсов, тактовый 5 и разрядный

6 распредепитепи, триггер 7 знака, счетчик 8 цифр и бпок 9 управпения. Информационные входы шифратора 2 двоичных эквивалентов соединены с выходом разрядного распредепителя 6, а управпяющне входы - с первым и вторым выходами тактового распредепитепя 5. Первый, вто- > рой и третий выходы последнего соединены с соответствующими входами бпока 9 управления. Первый и второй выходы блока 9 управпения соединены соответст вени о с т ак т овым и сб р ос овым вх одами счетчика 8 цифр, а третий выход соединен с управпяюшим входом регистра 1.

Единичный выход триггера 7 знака соединен с четвертым входом бпока 9 управпения и с управляющим входом суммаrора 3, который о=ушествпяет сложение параппепьных чисеп и выход перепопнения которого соединен с пятым входом бпока

9 управпения. С шестым входом блока управления соединен нупевой выход триг- 30 гера знака. Выход счетчика 8 цифр соединен с седьмым входом бпока управления.

Чиспо разрядов сумматора 3 и регистра 1 допжно соответствовать числу двоич- 33 ных разрядов преобразуемого числа.

Предлагаемый преобразователь работает спедуюшим образом.

При подаче сигнапов or разрядного распредепнтепя 6 на первый информацион-40 ный вход ir or тактового распредепитепя

5 на первый вход управления шифратора

2 двоичных эквивалентов на его выходе формируется соответствующий информационному входу двоичный эквивалент чис- 15 па 10 . При подаче сигнапа на втарой вход управления шифратора 2 эквивалент на выходе сдвигается влево на один разряд, преобретая вид (-2 ° 10 ). ТактоК вый распредепитепь 5 формирует шесть тактовых импульсов, необходимых дпя преобразования кода одного десятичного разряда. Каждый цикп тактового распредепитепя 5 сдвигает. разрядный распределитель 6 на один шаг. Чиспо тактов рас- 5 предепитепя 6 соответствует числу десятичных разрядов преобразуемого числа.

Генератор 4, тактовый распредепитель 5 и разрядный распределитель 6 образуют последовательную цепочку, задающую цикл преобразования.

Триггер 7 знака предназначен для реверсирования преобраэозання. В режиме прямого преобразования входными шинами двоичного кода служат единичные вхс ды регистра 1, в режиме обратного преобразования двоичный код числа считывается с "нулевых" выходов регистра.

Выходные шины счетчика 8 цифр служат для вывода очередной двоично-десятичной тетрады в прямом преобразовании, нулевые входные шины этого же счетчика служат для ввода очередной двоично-десятичной тетрады числа при обратном преобразовании.

В режиме прямого преобразования число в двоичном коде в течение четырех тактов последовательно сравнивается с

J I удвоенным значением, а и пятом такте— с нормальным значением кода двоичного эквивалента десятичного числа, начиная со старшего десятичного эквивалента (-10 ).

Прн получении положительной разности эквиваленты вычитаются нли иэ преобразуемого числа, илк !и промежуточной разности предыдущего вычитания, при этом подсчитывается число вычтенных удвоенных (-2 10 ) и нормальных значеК ний эквивалентов (-10 j, которое и слуК жнт двоично-десятичным кодом каждой тетрады десятичного числа.

В режиме обратного преобразования имитируется необходимое число тактов прямого преобразования, соответствующее двоично-десятичному коду преобразуемого десятичного разряда. При этом заданное число удвоенных и нормальных эквивалентов суммируется в предварительно очищенном регистре 1, образуя в конце цикла двоичный код преобразованного числа.

В режиме прямого преобразования триггер 7 знака устанавливается в состояние, при этом на весь цикл преобразования открывается четвертый вход блока 9 управления, и на управляющий вход сумматора 3 постоянно подается "1" для получения дополнительного кода.

Исходное состояние тактового распределителя 5 — шестой такт, ° а разрядного распределителя 6 — состояние 10 . Тактовый распределитель 5 по второму выходу блока 9 управления устанавливает счетчик 8 цифр в состояние "О", а в регистр 1 вводится двоичный код преобразуемого числа (на чертеже устройство нвода не показано) .

62 до 7 Г35

В первом такте тактовoro распределителя 5 по второму входу управления включается шифратор 2 нв выдачу удвоен / ного эквивалента (-2 10 ) в обратном коде на второй вход сумматора 3, В сумматоре обратный код преобразуется. о дополнительный, благодаря единице на входе управления.

Если разность (ф -2 10 ) 0, К где К вЂ” преобразуемый двоичный код, то с выхода переполнения сумматора 3 через первый выход блока 9 управления в счетчик 8 цифр производится запись числа 2», а через третий выход в ре; гистр 1 записывается разность (9-2 ° 1 0" ), Если (М- 2 ° 10 ) О, то на вы- 15 ходе переполнения сумматора 3 отсутствует 1", и операции вычитания, записи и перезаписи числа не производятся.

В течение четырех тактов должна повторяться операция получения положительной разности, в пятом такте число в регистре 1 сравнивается с нормальным значением эквивалента, и в случае его вычитания разнос1ь также записывается в регистр 1, а в счетчик 8 цифр записы- д5 вается "I . Шестым тактом двоично-десятичный код старшего десятичного разряда выводится из счетчика 8 цифр, который после этого сбрасывается в "О .

В конце шестого такта разрядный распре- зо делитель 6 переходит и состояние 10 и цикл преобразования нового десятичного разряда продолжается. Процесс преобразования заканчивается на шестом такте тактового распределителя 5 после установки разрядного распределителя 6 в состояние 10 .

В режиме обратного преобразования триггер 7 знака устанавливается в состояние "О, открывает шестой вход 40 блока 9 управления и запирает его чет вертый вход и управпяюший вход сумматора 3. На весь цикл преобразования и блоке 9 управления иммитируется 1" переполнения сумматора 3.

В течение первых четырех тактов тактового распределителя 5 импульсы поступают через первый и третий входы блока 9 управления на тактовый вход счетчика 8 цифр и управляюший вход регистра 1. Так квк в счетчик 8 цифр число введено в инверсном коде, то для его заполнения необходимо такое число импульсов, которое соответствует числу .

t просуммированных сумматором 3 и записанных в регистр 1 удвоенных эквиввле тов (-2 10 ). При заполнении счетчика

8 цифр сигналом на седьмом входе блока 9 упраиления прекрвшвется подача иь+пульсов нв уиpвиляюllIий вход регистра 1 и на тактовый вход счет ика 8 цифр.

В пятом такте сиг .,вл с твк ..оиого распределителя 5 откушав т первый вход управления шифратора 2, и значение эквивалента (-10 ) поступает на второй вход сумматора 3.

Если при вводе числа в младший разряд счетчика 8 цифр триггер 7 знака быч установлен на О, то в блоке 9 управления будет открыт третий выход дпя прохождения сигналя на управляющий ъ .. регистра 1. Зтим же сигHBJIOM L, летн:

8 цифр записывается "1".

В регистр I записывается сумма чи сел, которая хранилась в регистре, с нормальным эквивалентом (-10 ), Лес тым тактом тактового распре дел и те ля 5 разрядный распределитель 6 сдиигаетсч (-ф на один швг в положение 10 -, и в счетчик 8 цифр вводится следующая тетрада преобразуемого числа. Далее процесс преобразования числа повторяется, при этом к двоичному числу добавляются

К-1 К-1 эквиваленты (-10 ) и (-2 ° 10 ).

По окончании преобразования шестым тактом тактового распределителя 5 пре-. образованное число в двоичном коде считывается с "нулевых" иыходав регистра 1, В режиме прямого преобразования ow рицательные числа вводятся и регистр 1 в дополнительном коде. Знаковый разряд преобразуемого гислв может вводиться в преобразователь в виде старшего разряда или по отдельным каналам и специальный триггер (на чертеже не показано).

В преобразователе предусмотрена воз- . б можность многократного контроля процес са преобразования на любых его этапах путем реверсироввния преобразования в конце каждого пятого такта тактового распределителя 5. Для этого достаточно триггер 7 знака установить в противоположное положение, Контроль процесса преобразования значительпо повышает достоверность преобразования: при вводе информации с пультов вычислительных устройств на систему индикации может поступать код обратного преобразования, что пззволяет оператору не только визуально контролировать, но и вносить поправки в свои действия по одним и тем же каналам преобразования.

Быстродействие предложенного преобразователя может быть повышено за счет включения его и асинхронный режим, при котором при О переноса нв любом из первых тактов тактового распределителя

5 он может быть установлен сразу в

620975

7 . псщожение "6, минуя все промежуточные положения. При большом числе разрядов преобразуемого числа шифратор двоичных эквивалентов целесообразно упростить.

Практически его можно свести к схеме получения старшего двоичного эквивален5 та 10 . Для этого каждый разряд регис » ра 1 должен быть соединен через отпираеЪ мый вентиль со входами 2 первого

Ф+3 и 2 второго разряда сумматора 3.

N+

Использование предлагаемого преобра-, 1О зователя позволит в несколько раз повысить скорость преобразования.

Формула из обре те ния

Реверсивный преобразователь двоичного кода в двоично-десятичный, содержа-, щий регистр, шифратор двоичных эквивалентов, сумматор, первый и второй входы которого соединены с выходами регистра и шифратора двоичных эквивалентов соответственно, а выход - с входом регистра,. последовательно соединенные генератор импульсов,. тактовый и разрядный распре- 5 делители, триггер знака, счетчик цифр и ,блок управления, причем информационный вход: шифратора двоичных эквивален;-, тов соединен с выходом разрядного распределителя а первый, второй и третий . выходы распределителя. тактов соединены с соответствующими входами блока управления, отличающийся тем, что, с целью увеличения быстродействия, в нем шифратор двоичных эквивалентов выполнен управляемым, управляющие входы которого соединены с первым и вторым выходами тактового распределителя, единичный выход триггера знака соединен с четвертым входом блока управления и с управляющим входом сумматора, выход переполнения которого соединен с пятым входом блока управления, нулевой выход триггера знака соединен с шестым входом блока управления, первый и второй выходы которого соединены с тактовым и сбросовым входами счетчика цифр соотг ветственно, а третий выход соединен с управляющим входом регистра, выход счет чика цифр соединен с седьмым входом бл ока управления.

Источники информации, принятые во внимание при экспертизе:

1. Авторское свидетельство СССР

% 331382; кл. Я 06 Р 5/02,07.07.69.

2. Песчанский Б, И. и др. Устройства цифровой индикации перемешений в АСПУ.

Сб. Агрегатное построение унифицированных систем программного управления машинами, «Наука, М., 1973, с. 33-40, рис. 2 е г. Ужгород, ул. Проектная, 4