Делитель частоты с дробным коэффициентом деления

 

62. 32 > тора, а выход соединен с выходом делителя частоты.

Структурная электрическая схема описываемого делителя частоты приведена на чертеже.

Делитель частоты содержит элемент задержки 1 сумматор 2, блок управ- 5 ления 3, блок сравнения кодов 4, триггер 5, элемент И 6, управляемый элемент задержки 7. Входной сигнал подается на шину 8. Сигналы управления коэффициентом деления подаются 10 на входы 9, 10 °

Принцип работы делителя заключается в следующем.

Каждый импульс входной последовательности, прошедшей через элемен задержки 1, вводит в сумматор 2 число 0 . При поступлении на вход сумматора импульсов в нем оказывается число C — Ь+((+ 1) а. Когда

Ъ-(1 Ц Q становится равным Фили меньше него, на выходе блока сравнения кодов 4 формируется импульс, а в сумматоре 2 остается число С-ь1 где д -b -(i 1) cx — остаток от деле- ния b/a, пропорциональный временнЬй задержке следующего (4 1) -го входного импульса устройства, Выходной импульс блока сравнения кодов 4 опрокидывает триггер 5. В результате элемент И 6 получает разрешающий потенциал, Очередной

30 ((+ 1) -вый импульс входной последовательности, прошений через элемент И 6, устанавливает триггер 5 в исходное состояние, закрывая тем самым элемент И 6, и 35 ."проходит на выход делителя, задержанный дополнительным элементом задержки 7 на величину д 7 ("Г, период следования импульсов входной частоты) ° Одновременно с поступлением 40 на вход сумматора 2 (i + 1 ) -го импульса на его выходе появляется импульс переполнения, а в сумматоре ! остается число с- Л1, где h =a - Ь1

Импульс переполнения сумматора через 48

) ф блок Управления 3 записывает в суглматор число С вЂ” Ь, В результате в нем оказывается число C-b < A

1

В дальнейшем описанные процессы циклически повторяются. Блоком сравнения кодов 4 фиксируется код числа д, (к = 1, ?, 3, ...,), пропорциойальный задержкам соответствующих входных импульсов, а дополнительный элемент задержки 7 задерживает их на величину „° "Г

i о

Формула изобретения

Делитель частоты с дробным коэффициентом деления, содержащий элемент задержки, вход которого соединен со входной шиной и первым входом элемента И, второй вход которого подключен к выходу триггера, один вход которого соединен с выходом элемента И, а другой подключен к выходу блока сравнения кодов, один вход которого соединен с первым выходом сумматора, второй выход которого подключен к одному входу блока управления, выход которого соединен с первым входом сумматора, остальные входы которого соединены с выходом элемента задержки, причем на вторые входы блока сравнения кодов и блока управления подаются управляющие сигналы, о т л и ч а юшийся тем, что, с целью уменьшения паразитной время-импульсной модуляции выходного сигнала, в него введен управляемый элемент задержки входы которого соответственно соединены с выходом элемента И и первым выходом сумматора, а выход соединен, с выходом делителя частоты.

Источники информации, принятые во внимание при экспертизе:

1 ° Патент Японии 9 22971, кл.98 /5/ С 32, 09.11.67.

2. Патент ФРГ Р 1466218, 21 а1 36/18, 29.08.68.

ЦНИИПИ Заказ 4925/48

Тираж 1087 Подписное

Филиал ППП Патент, r.Óæãîðoä, ул.Проектная,4