Запоминающее устройство

 

маааееиив

f43ggg® е.. ФФЯ

СПИ

ИЗОБРЕТЕН ИЯ

Союз Советских

Социалистииесюа

Республик (11) 627539

К АВТОРСКОМУ СВИДВТИДЬСТВУ (61) Дополнительное к авт. свил-ву(22) Заявлено21.04.75 (21) 2126179/18-2 1 с присоединением ваявкн №вЂ” (23) Приоритет— (413) Опублиыовано05.10.78. Бюллетень ¹ 37

Х (51) М. Кл

6 11 С 7/00

Гаауиратвенный нею»тат

6аввта Мнннатраа ИСР на деваю нзнбрвтаннй н открыт»» (5З) УДКВ81.З27 (088.8) (4б) дата опубликования описания 21.08.78 (72) Авторы изобретения

В. 3. Ямпольский и H. И. Величко

Научно-исследовательский институт управляюших вычислительных машин (71) Заявитель (54) ЗАПОМИНАЮШЕЕ УСТРОЙСТВО

Изобретение относится к области автоматики и вычислительной техники.

Известно запоминающее устройство (ЗУ), содержащее регистр адреса, дешифратор выборки, накопитель на ферритовых сердечниках, регистр числа, усилители считывания и дешифратор полярности сигналов (1 ).

Наибэлее близким к предложенному устройству является ЗУ (2), содержащее дешифратэр выборки, выход которого пэдключен кэ входам сдвигаюшегэ регистра и блока управления, один из выхэдэв блэка управления пэдключен к одному из вхэдэв адресных и адреснэ-разрядных дешифратэрэв и входу дешифратэра полярности сигналов, выхэд котэрэгэ подключен к другим вхэдам адресных и адреснэ-разрядных дешифратэрэв, выхэды кэгэрых сэединены с первыми вхэдами фэрмирэвате- 20 лей т эк эв, вых эды к этэрых п эдключены кэ вхэдам накэпителя, а выхэды накэпителя — K0 вхэдам усилителей считывания, регистр числа, выхэдные усилители и элемент задержи и. эпин иэ вхэдэв к этэр эг э 25 пэдключен к одному иэ входов дешифрато ра выборки и к другому выходу блока уп равления, а выход элемента задержки подключен к одним иэ входов выходных усилителей.

Такэе устройство невозможно испольэовать в вычислительных системах с различной тактовэй частотой и нельзя отключить OT вычислительной системы при проведении профилактических работ ЗУ. Крэме того, в нем не эбеспечивается зашита информации при уменьшении напряжения питания формирователей тэка ниже допустимого предела и зашита выходных каскадэв фэрмирэвателей тока при ложной дешифрации, что снижает надежнэсть устройства.

Целью изобретения является повышение надежнэсти устрэйства.

Поставленная цель достигается тем, чтэ предлэженнэе устрэйствэ сдержит элементы ИЛИ, И-ИЛИ HL, И-HL, переключающий элемент и пэрэгэвый элемент, выхэд кэтэрэгэ подключен к эднэму из вхэдэв элемента ИЛИ, другой

627539 вход которого соединен с выходом переключающего элемента, а выход подклю чен к Лругим входам выходных усилителей и через элемент задержки — к другому входу дешифратора выборки и к первому входу элемента И-ИЛИ-НЕ, второй вход которого подключен к первым входам формирователей токов, а выход - K0 вторым входам формирователей токов. Входы элемента И-HE подключены сэотвест1 веннэ ко входу дешифратэра полярности сигналов и выходам усилителей считывания, а BkIxog - K0 входу регистра числа.

На чертеже представлена структурная схема ЗУ.

ЗУ содержит входные усилители 1, регистр адреса 2, выходные усилители 3, дешифратор выборки 4, блок управления 5, сдвигающий регистр 6, дешифратор полярности сигналэв 7, адресные и адресноразрядные дешифраторы 8, формирователи

20 токов 9, накопитель 10, регистр числа

11, пороговый элемент 12, элемент ИИЛИ-HE 13, усилители считывания 14, переключающий элемент 15,,элемент ИЛИ

16, элемент задержки 17, элемент И-НЕ, 18 и блок контроля 19.

Устройство работает следующим образом.

При обращении к устройству, если эно свободно, а сигнал "Авария отсутствует на выходе элемента задержки 17, сигнал с выхода дешифратора выборки 4 запускает блок управления 5, сдвигающий ре Б гистр 6 и записывается адрес ячейки памяти в регистр адреса 2. При этом пэ сигналу с дешифратора выборки 4 устройство переходит в состэяние Занято".

Блок управления формирует все синхрэимпульсы, используемые в работе ЗУ.

Поступивший адрес дешифрируется дешиф7 ратэром полярности сигналов 7 а также адресными и адресно-разрядными дешифратэрами 8. Прн этэм согласно адресу ячейки памяти выбираются сэответствую45 шие формирователи токов 9.

Формирователи токов 9 формируют полутоки чтения, протекающие по выбранным координатным шинам накопителя 10.

Считанные сигналы с выхода нак.пителя

10 поступают на входы усилителей считывания 14, где усиливаются, стробируются элементом И HE 18 и заносятся в ре.гистр числа 11. В режиме "запись" формирователи токов 9 формируют пэлутоки за55 писк, протекающие по выбранным координатным шинам накопителя 10,в результате чего информация записывается в накопитель 10.

При выполнении операции чтение считанная информация выдается через выходные усилители 3 в вычислительную систему.

Блок контроля 1С контролирует принятую информацию из вычислительной системы в регистр числа 11 на четность.

При обнаружении ошибки вырабатывается сигнал Ошибка, который через выходные усилители 3 выдается в вычислительную систему..

Пэ окончании полуцикла записи устройство переходит в состояние Свободно и может принимать следующее обращение к устройству.

Технико-экономический . эффект изобретения заключается в том, что элемент

И-HE 18 и сдвигающий регистр 6 обеспечивают работоспособность устройства и вычислительной системы при изменении тактовой частэты от 0 до 3 мггц.

Пэроговый элемент 12, переключающий элемент 15, элемент ИЛИ 16 и элемент задержки 17 обеспечивают сохранность информации при выходе за допустимые предельi контролируемых источников питания„возможность перезаписи инфэрмации в другое ЗУ при работе с вычислительной системой по сигналу

"Авария" и позволяют улучшить условия эксплуатации вычислительной системы, так как допускается отключение устройства на профилактику без останова и выключения вычислительной системы.

Элемент И-ИЛИ-НЕ 13 блокирует работу выходных каскадов адресных и адресно-разрядных формирователей токов

9 при однэвременнэм появлении запускающих сигналов на их входах.

Формула изобретения

Запоминающее устройство, содержащее дешифратор выборки, выход которого подключе ко вхэдам сдвигаюшего регистра и блэка управления, один из выходов блока управлении подключен к однэму из входов адресных и адресно-разрядных дешифраторов и входу дешифратора полярности сигналов, выход которого подключен к другим входам адресных и адресно-разрядных дешифраторэв, выходы которых соединены с первыми входами формирэва телей тэков, выходы которых подключены ко входам накопителя, а выходы накопителя — ко входам усилителей считыванты, регистр числа, выходные усилители и элемент задержки, один из входов которого подключен к одному из входов

627539

Составитель В. Гуркина

Редактор А. Утехина Техред Э. Чужик Корректор Д, Мельниченко

Заказ 5634/50 Тираж 717 П эдписное

БНИИПИ Государственнэго комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, г. Ужгород, ул. Прэектная, 4 дешифратора выборки и к другому выходу блока управления, а выход элемента задержки подключен к одним из входов выходных усилителей, о т л и ч а— ю m е е с я тем, что, с целью повыше, ния надежности устройства путем зашиты выходных каскадов формирователей токов при их одновременном ложном запуске, оно содержит элементы ИЛИ, И-ИЛИ НЕ, И-НЕ, переключаюший элемент и пороговый элемент, выход которого подключен K одному из BxogoB элемента ИЛИ, другой вход которого соединен с выходом переключаюшего элемента, а выход подключен к другим входам выходных усилителей и через элемент задержки - к другому входу дешифратора выборки и к первому входу элемента И-АЛЛИ-НЕ, второй вход которого подключен к первым входам формирователей ток в, а выходКо вторым входам формирователей токов, входы элемента И-НЕ подключены соответственно ко входу дешифратора полярности сигналов и выходам усилителей счи-тывания, а выход — ко входу регистра числа.

Источники информации, принятые во внимание при экспертизе:

1. Запоминаюшие устройства ЭЦБМ.

flog ред. А, А. Крупского. М., Map, 1 966.

2. Авторское свидетельство СССР

% 432597, кл. Q 11 С 7/00, 28.04.7 1.