Дифференцирующе-сглаживающее устройство

 

ОПИСАНИЕ

H30H< < 63661$

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (6I) Дополнительное к авт. свид-ву (22) Заявлено 29.1076 (2l) 2415717/18-24 с присоединением заявки Рй

{23) Приоритет ((3) Опубликовано 051278.Ьюллетень %45 (45) Лата опубликования описания 061278 (51) М. Кл.

406 F 15/32

Государст веиинй коми тет (:овета Министров (:(.(;Р по делам иаобре1ений и открытий (53) УДК 681.325 (088. 8) (54) ДИФФЕРЕНЦИРУ)ЮЩŠ— СГЛАЖИВМОЩЕЕ УСТРОЙСТВО

Изобретение относится к области вычислительной техники и предназначено для использования в составе приборов и систем управления различными объектами.

Известно устройство для дифференцирования jl) содержащее генератор опорной частоты, пять счетчиков, делитель, счетчик результата, триггер, четыре группы схем запрета (элементов И) и одну схему запрета (элемент И). Устройство (1) предназначено . для вычисления производной обратной величины от входного кода. Путем добавления одного донолнительного счетчика реэультата и повторения цикла преобразования, устройство (1)может быть использовано для дифференцирования входного сигнала. Недостатками устройства 1 являются: узкие функциональные воэможности, связанные с отсутствием возможности вычисления второй производной; низкое быстродействие за счет необходимости двухкратного преобразования кода во временной интервал (для каждого отсчета входной последовательности) и низкая точность в связи с тем, что дифференцирование осуществляется без сглаживания случайных ощибок.

Наиболее близким по технической сущности к предлагаемому устройству является дифференцирующе-сглаживающее устройство (2J содержащее блок оперативной памяти, блок вычисления спектральных коэффициентов, первый сдвиговый регистр, блок управления, блок формирования адресов и два блока сравнения, причем вход устройства соединен с первым входом блока оперативной памяти, выход которого подключен к выходу устройства и к первому входу блока вычисления спектральных коэффициентов, первый выход которого подключен к первым входам двух блоков сравнения и к первому входу первого сдвигового регистра, второй вход которого подключен к первому выходу блока управления, второй, третий и четвертый выходы которого подключены соответственно к второму, третьему и четвертому входам блока вычисления спектральных коэффициентов, выходы блока управления с пятого по девятый подключены соответственно к пяти входам блока формирования адресов, два выхода которого подключены соответственно к двум управляющим входам блока оперативной памяти, выходы обоих блоков сравнении подкно15 4 разом.

Блок управления б вырабатывает сигнал начальной установки, который обнуляет содержимое генератора функций

Радемахера 11, сумматора-вычитателя

10, сдвиговых регистров 3 и 7 и блока формирования адресов 8 (шины обнуления на чертежах не показаны). По выполнении начальных установок устройство переходит к режиму накопления входной выборки.

В этом режиме в блок 8 по сигналам

К тому же, коммутатор содержит десять элементов И и пять элементов

ИЛИ, причем первый вход коммутатора

45 соединен с первыми входами первых двух элементов И, а второй вход — с первыми входами третьего и четвертого элементов И, выходы первого, второго, третьего и четвертого элементов И подключены.к соответствующим входам первого и второго элементов ИЛИ, прямые выходы первого и второго элементов ИЛИ соединены соответственно с первым и вторым выходами коммутатора, а инверсные выходы первого и второго элементов ИЛИ через третий элемент

ИЛИ подключены к третьему выходу коммутатора, первый управляющий вход которого соединен с первыми входами 60 пятого и шестого элементов И, второй управляющий вход коммутатора подключен к первым входам седьмого и восьмо-65 из блока 6 формируются адреса ячеек блока оперативной памяти 1, предназначенные для хранения текущей выборки входного сигнала, и в них заносятся текущие значения несглаженного входного сигнала, поступающие на вход устшемуся режиму.

В начале каждого цикла установившегося режима (за исключением первого, 3 6 Збб чены к первым двум входам блока управления.

Недостатком известного устройства является низкое быстродействие.

Целью изобретения является повышение быстродействия.

Поставленная цель достигается тем, что известное устройство содержит вто- 5 рой сдвиговый регистр, первый вход которого подключен к выходу блока оперативной памяти, второй вход — к десятому выходу блока управления, а выход — к третьему входу блока управ- )p ления, четвертый вход которого подключен ко второму выходу блока вычисления спектральных коэффициентов, .пятый вход которого подключен к выходу первого сдвигового регистра, а первый выход — ко второму входу блока оперативной памяти. Кроме того, блок вычисления спектральных коэффициен-, тов содержит сумматор-вычитатель, генератор функций Радемахера, коммутатор и два элемента И, причем первый вход блока вычисления спектральных коэффициентов подключен к первому входу сумматора-вычислителя, выход которого соединен с первым выходом блока вычисления спектральных коэффициентов, второй вход которого подключен к первому входу коммутатора, первый и второй выходы которого соединены с первыми входами соответствующих элементов И, выходы которых 30 подключены к второму и третьему входам сумматора-вычислителя, четвертый вход которого соединен с пятым входом блока вычисления спектральных коэффициентов, третий вход которого подключен ко вторым входам обоих элементов И, а четвертый вход блока— ко входу генератора функций Радемахера, шесть прямых и инверсных выходов которого .с последних трех разря- 4О дов соединены с шестью управляющими входами коммутатора, третий выход которого подключен ко второму выходу блока.

ro элементов И, третий управляющий вход коммутатора соединен со вторыми входами пятого и восьмого элементов И, четвертый управляющий вход коммутатора подключен ко вторым входам шестого и седьмого элементов И, выходы пятого и седьмого элементов И соединены со вторыми входами соответственно третьего и четвертого элементов И и с первыми входами соответст-. венно девятого и десятого элементов И, выходы которых через четвертый элемент ИЛИ подключены ко второму входу второго элемента И, а вторые входы девятого и десятого элементов И соединены соответственно с пятым и шестым управляющими входами коммутатора, эти же входы которого подключены к третьим входам соответственно восьмого и шестого элементов И, выходы которых через пятый элемент ИЛИ соединены со вторым входом первого элемента И.

На фиг. 1 представлена блок-схема дифференцирующе-сглаживающего устройства, содержащего: блок оперативной памяти 1, блок вычисления спектральных коэффициентов 2, первый сдвиговый регистр 3, первый и второй блоки сравнения 4, 5; блок управления 6, второй сдвиговый регистр 7, блок формирования адресов 8, вход устройства 9.

На фиг. 2 приведена блок-схема блока вычисления спектральных коэффициентов 2, содержащего: сумматорвычитатель 10, генератор функций

Радемахера 11, коммутатор 12, элементы И 13 и 14.

На фиг. 3 представлена блок-схема коммутатора 12, содержащего: элементы И 15, 16, 17, 18, 19, 20, 21, 22, 23, 24, элементы ИЛИ 25, 26, 27, 28, 29.

Дифференцирующе-сглаживающее устройство (ДСУ) работает следующим обройства. Указанная последовательность действий повторяется Й раз, после чего устройство переходит к установив5 6366 сигнал из блока б формирует в блоке 8 адрес начальной точки сдвинутой по текущей оси времени и — мерной выборки . По этому адресу в блох 1 заносится поступающее на его первый вход текущее значение входного сигнала. Новая выборка сформирована. (Данная операция на первом цикле не выполня- 5 ется, т.к. выборка для первого цикла подготавливается на этапе накопления выборки) ° После того, как выборка сформирована, устройство переходит к расчету коэффициента. На этом эта- р пе блок б выдает на двухразрядный вход коммутатора 12 управляющий код, содержащий в первом разряде 1 (разрешающий сигнал), а во втором— 0 (запрещающий сигнал), в результате чего элементы И 23 и 24 будут открыты, а элементы И 21 и 22 закрыты. Затем блок б начинает синхронно подавать сигналы управления соответственно в блок 8, на вход генератора 11 и вход блока вычисления спектральных коэффициентов 2, связанный с первыми входами элементов И 13 и 14.

При этом с помощью элементов И 17 и

l8, элемента ИЛИ 25 через открытый элемент И 23 с прямого выхода элемента ИЛИ 27 на второй вход элемента

И 13 поступит разрешающий сигнал (код 1 ), а так как элементы И 21 и 22 закрыты, то с прямого выхода элемента ИЛИ 28 на второй вход эле- 30 мента И 14 — запрещающий сигнал (код 0 ). В результате этого сигнал из блока б, поступающий на вход блока 2, пройдет через открытый элемент И 13 на третий вход сумматора- 35 вычитателя 10 и содержимое ячейки блока 1, адрес которой к этому времени будет сформирован в блоке 8, сложится с содержимым сумматора-вычитателя 10. Информация из блока 1 будет 40 поступать на первый вход сумма оравычитателя 10. Указанная процедура будет выполняться Й /8 циклов. По истечении последнего й/8-го цикла с помощью элементов И 17 и 18, элемента ИЛИ 25 через открытый элемент И 23 с прямого выхода элемента HJiM 27 на 45 первый вход элемента И 13 также поступит нулевой (запрешающий) сигнал и сигнал из блока б будет блокирован и не поступит на второй и третий входы сумматора-вычитателя 10. Одновременно с этим с выхода элемента ИЛИ 28 в блок б поступит код 1, являющийся признаком отключения блока 1 от сумматора-вычитателя 10. При этом содержимое блока 1 в сумматор-вычитатель 10 передаваться не будет, однако формирование адресов последующих точек выборки в блок 8 продолжает осуществляться по сигналам из блока 6.

Данное состонние устройства будет сохраняться в последующих К/4 цик- 60 лах. По истечении последнего из этих М /4 циклов с помощью элемен тов И 19, 20, 24 и элементов ИЛИ 26

15 6 и 28 коммутатора 12 на его выходе будет сформирован разрешающий код 1, который откроет элемент И 14 и сигнал с блока 6 пройдет на второй (вычитающий) вход сумматора-вычитателя 10, а через элемент ИЛИ 29 с выхода блока б поступит код 0, разрешающий передачу информации с блока 1 на сумматор-вычитатель 10.

Поэтому в последующих циклах следующие значения выборки входного сигнала, адреса ячеек которых формируются по-прежнему в блоке 8, будут уже вычитаться Hs содержимого сумматоравычитателя 10. Эта процедура будет продолжаться последующие М/4 циклов.

Если только они завершатся с помощью коммутатора 12 на первые входы элементов И 14 и 13 будут поданы запрещающие сигналы, а с выхода блока 2, подключенного к выходу элемента ИЛИ 29 коммутатора 12, опять будет подан в блок б признак отключения памяти.

Поэтому последующие И /4 циклов устройство снова станет в режим ожидания. По их истечении коммутатор

12 выдаст разрешающий сигнал на первый вход элемента И 13 и снимает признак отклонения памяти, в результате чего последующие значения выборки входного сигнала будут прибавляться к содержимому сумматора-вычитателя 10. По окончании и /8 таких циклов на сумматоре-вычитателе 10 будет сформировано значение коэффициента, которое посгупит на входы блоков сравнения 4 и 5. В том случае, если на выходе блока сравнения 5 будет выработана логическая единица, устройство перепишет значение коэффициента с выхода блока 2 в ячейку блока 1, предназначенную для хранения ускорения входного сигнала, адрес которой будет сформирован в блоке 8 по сигналам из блока б. В том случае, если на выходе блока сравнения 5 появится логический нуль, устройство передаст в данную ячейку блока 1 предварительно обнуленное содержимое сумматора-вычитателя 10.

После записи в блок 1 нулевого, либо ненулевого значения второй производной блок 2 и блок 8 с помощью блока б вновь устанавливаются в исходное состояние и устройство переходит к вычислению первой производной.

Процедура расчета этого коэффициента подобна только что описанному процессу расчета, только при этом единичный код подается на второй вход коммутатора 12, суммирование на сумматоре-вычитателе 10 выполняется первые N /4, пребывание устройства в режиме ожидания следующие Й /2 циклов, а вычитание — на последних Я/4 циклах. В результате в сумматоре-вычитателе 10 будет сформировано значение, которое затем сравнивается с порогом П в блоке сравнения 4. Если значение больше порога, то в сдниговый регис-ð3 пере:дается само значе-. ние, в противном случае — обнуленное содержимое сумматора-вычитателя 10.

Одновременно с этим на сдвиговый регистр 7 из блока 1 передается значение второй производной, а на сумматор-вычитатель 10 из блока 1 заносится константа компенсации, затем сумматор-вычитатель 10 и сдвиговый регистр 3 обмениваются своим содержимым, в результате чего на сумматоревычитателе 10 остается коэффициент, а в сдвиговом регистре 3 — констан- )О та компенсации. Устройство переходит к выполнению операции умножения учета компенсации по второй производной, ксторая (операция) здесь выполняется на сдвиговых регистрах 3 и сумматоре-вычитателе 10. Так как при выполнении операции умножения используется только суммирующий (третий) вход сумматора-вычитателя 10, то генератор

11 обнуляется, а на первый вход коммутатора 12 подается код, содержащий в первом разряде 0, а во втором 1, в результате чего открыт будет элемент И 13 и к входу блока 2 будет подключен суммирующий вход сумматора-вычитателя 10. После окончания операции умножения. полученное на сумматоре-вычитателе 10 сглаженное значение первой производной передается в соответствующую ячейку блока 1. 30

Ка последнем этапе работы устройства оно вычисляет сглаженные значения входного сигнала. При этом сохраняется нулевое состояние генератора 11 и код на первом входе коммута- 38 тора 12, а содержимое сумматора-вычитателя 10 обнуляется, затем в блоке 8 последовательно формируются адреса точек выборки входного сигнала, значения которых суммируются HB суммато 40 ре-вычитателе 10. После <4 тактов на нем будет сформировано значение коэффициента. После этого устройством учитываются компенсация rxo первой и второй производным и получен»ое сглаженное значение входного сигнала передается иэ блока 2 в блок 1.

В дальнейшем работа предлагаемого дифференцирующе-сглаживаю<<гего устройства протекает аналогичным образом.

Сокра«<ение врем<- ни выполнения операций дифференцирования позволяет сок- и ратить общие затраты машинного времени и за счет этого пол,чить значительную зкономию.

Формула изобретения

1. Дифференцирую:. е-сглаживающее 55 устройство, содержащее блок оперативчой памяти, блок вычисления спектральных коэффициенте>В, первый сдвиговый регистр, блок управления, блок форми ров а ни я адг е<.од х< д г а блока ра в - 60 нения, причем вход устройства соединен с перв<<м входом блока оперативной памяти, выход которого подключен к ны-б ходу устройства и к первому входу блока вычисления спектральных коэффициентов, первый выход которого подключен к первым входам двух блоков сравнения и к первому входу первого дэигового регистра, второй вход которого подключен к первому и:. >, < блока управления, второй, тр<.тип и четвертый выходы которого ;;.;;.<млючены соответственно ко второму, третьему и четвертому вхоцам блока вычисления спектральных коэффициентов, выходы блока управления с пятого по девятый подключены соответственно к пяти входам блока формирования адресов, два выхода которого подключены соответственно к двух управляющим входам блока оперативной памяти, выходы обоих блоков сравнения подключены к первым двум входам блока управления, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, оно содержит второй сдвиговый регистр, первый вход которого подключен к выходу блока оперативной памяти, второй вход — к десятому выходу блока управления, а выход — к третьему входу блока управления, четвертый вход которого подключен ко второму выходу блока вычисления спектральных коэффициентов, пятый вход которого подключен к выходу первого сдвигового регистра, а первый выход — ко второму входу блока оперативной памяти.

2. Дифференцирующе-сглаживающее устройство по п.1, о т л и ч а ющ е е с я тем, что блок вычисления спектральных коэффициентов содержит сумматор-вычитатель, генератор функций Радемахера, коммутатор, два элемента И, причем первый вход блока вычисления спектральных коэффициентов подключен к первому входу сумматоравычитателя, выход которого соединен с первым выходом блока вычисления спектральных коэффициентов, второй вход которого подключен к первому входу коммутатора, первый и второй выходы которого соединены с первыми входами соответствующих элементов И, выходы которых подключены ко второму и третьему входам сумматора-вычитателя, четвертый вход которого соединен с пятым входом блока вычисления спектральных коэффициентов, третий вход которого подключен ко вторым входам обоих элементов И, а четвертый вход блока — ко входу генератора функций Радемахера, шесть прямых и инверсных выходов которого с последних трех разрядов соединены с шестью управляющими входами коммутатора, третий выход которого подключен ко второму выходу блока.

3. Ди<)ференцирующе-сглаживающее устройство по п.2, о т л и ч а ю щ ее с я тем, что коммутатор содержит десять элементов И и пять элементов

ИЛИ, при <ем первый вход коммутатора

10 б 36615

Фиг. 1

Г

I !

I

I

L соединен с первыми входами первых двух элементов И, а второй вход — с первыми входами третьего и четвертого элементов И, выходы первого, второго, третьего и четвертого элементов И подключены к соответствующим входам первого и второго элементов ИЛИ, прямые выходы первого и второго элементов ИЛИ соединены соответственно с первым и вторым выходами коммутатора, а инверсные выходы первого и второго элементов ИЛИ через третий элемент ИЛИ подключе- 10 ны к третьему выходу коммутатора, первый управляющий вход которого соединен с первыми входами пятого и шестого элементов И, второй управляющий вход коммутатора подключен к первым входам седьмого и восьмого элементов И, третий управляющий вход коммутатора соединен со вторыми входами пятого и восьмого элементов И, четвертый управляющий вход коммутатора подключен ко вторым входам шестого и седьмого элементов И, выходы пятого и седьмого элементов И соединены со вторыми входами соответственно третьего и четвертого элементов И и с первыми входами соответственно девятого и десятого элементов И, выходы которых череэ четвертый элемент ИЛИ подключены ко второму входу второго элемента И, а вторые входы девятого и десятого элемента И соединены соответственно с пятым и шестым управляющими входами коммутатора, эти же входы которого подключены к третьим входам соответственно восьмого и шестого элементов И, выходы которых череэ пятый элемент ИЛИ соединены со вторым входом первого элемента И.

Источники информации, принятые во внимание при экспертиэе:

1. Авторское свидетельство СССР, Р 355618, кл. 506 F 7/38, 16.03.71.

2. Авторское свидетельство СССР

9 377785, кл. Ci06 F 15/32, 05.08.70.

636615 фиг.

Составитель В. Тарасов е акт Э. Г б ицкая Техред Н.Бабурка Корректор A.Ãðèöåíêî

Заказ 6942/39 Тираж 784 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035 Москва, E†- 35 Раушская наб.z д. 4 5

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4