Устройство для потенцирования
ОП ИСАНИЕ
ИЗОБРЕТЕН ИЯ
X aSrOPC O V СВИД Т Л СТВЮ
Союз Советских
Социалистических
Республик
<" 641448 (61) Дополнительное к авт. свид-ву—
2 (51) М. Кл.
506 Р 7/38 (22) Заявлено 13.09.76(21) 2401420/18-24 с присоединением заявки №Государственный комитет ссср но делам нзооретеннй н открмтнй (23) Приоритет
Опубликовано 05.01.79Бюллетен ь № 1 (53) УДК 681.325 (088.8) Дата опубликования описания 07.01.79
В. И. Потапов и А. Н. Флоренсов;
i
k 1
I с
3 а (Омский политехнический институ (72) Авторы изобретения (71) Заявитель (54) УСТРОЙСТВО ДДЯ ПОТЕНЦИРОВАНИЦ
1 Изобретение относится к области вычислительной техники и может быть иопользовано, как цифровой генератор значений функции 2 и для построения специализированных .и универсальных быстродействующих вычислительных устройств.
Известно цифровое устройство для потенцирования 1), содержащее генератор, регистр сдвига, счетчик, триггер.
Недостатком известного устройства является малое быстродействие и низкая точность, Наиболее близким по сущности техническим решением к изобретению является устройство Оня нотоннирооаиия f2j, содержащее регистр аргумента, два блока памяти, узел сдвига, триггер, первый коммутатор, блок управления, первый выход которого соединен с первым входом первого коммутатора, выходы блоков памяти соединены с первым и вторым входами узла сдвига, первый выход регис ра аргумента соединен со входом второго блока памяти.
Недостатком известного устройства является недостаточные быстродействия и точность.
Целью изобретения является повышение быстродействия и точности устройс1 ва для потенцирования.
Поставленная цель достигается тем, что в устройство дополнительно введены буферный регистр, регистр результата„ сумматор и два коммутатора, причем, второй выход регистра аргумента соединен с первыми входами второго и третье го коммутаторов, вторые входы которых соединены соответственно со вторым и первым выходами блока управления, выН ходы первого и второго коммутаторов соединены со входами сумматора, выход ,которого соединен с входами регистра результата, триггера и третьим входом третьего коммутатора, выход которого
20 через последовательно соединенные первый блок памяти и буферный регистр соединен с третьим входом второго коммчтатора, второй и третий входы перво1448
tS рЛ
ЗО
35 го коммутатора соединены с выходами второго блока памяти и узла сдвига, тре тий вход которого соединен с выходом триггера.
Блок-схема устройства представлена на чертеже.
Устройство содержит регистр аргумента 1, блоки памяти 2, ЗЪ узел сдвиг га 4, триггер 5, блок управления 6, коммутаторы 7, 8, 9, буферный регистр
10 регистр результата 11, сумматор
12. Выход сумматора 12 подключен к входам регистра:результата 11, триггера 5 и третьему входу третьего коммутатора 9, выход которого через последовательно соединенные первый блок памяти 2 и буферный регистр 10 подключен к третьему входу второго комму" татора 8. Второй и третий входы перво го коммутатора 7 соединены с выходами второго блока памяти 3 и уэна сдви
ra 4, третий вход которого подключен к выходу триггера 5.
Коммутаторы состоят, например, из двух групп схем И и группы схем ИЛИ и управляются от блока управления 6, подключающего к выходам крммутатора ту или иную группу входов.
Вычислительные функции 2 от аргуМ мента Х (p «»: Х < 1) производится в устройстве на основе следующих соотношений.
Пусть Х - число, образованное стар шими разрядами аргумента, д,Х - чиоho, образованное младшими разрядами аргумента, Ч =2 о (>)
Тогда приращение hY, которое необходи4О мо добавить к значению Уо, чтобы получить точйое значение функции 2 Х определяется выраже нием
Откуда, логарифмируя по основанию 2е по" лучаем аО 2ЬЧ = Х,. ЕоС., (2 "- ). (tI)
Кроме того, имеем
ЬЧ "-2 > (1н) ьY
Устройство работает следующим образом.
Значение аргумента Х хранится в ре гистре 1. В первом такте работы усчэ ройства значение Хо регистра 1 через коммутатор 9 поступает на блок 2, хранящий таблицу преобразований (1), и с его выхода считывается значение Мр которое запоминаетсч на буферном ре ф гистре 10. Одновременно (в том же такте) на блок 3 с регистра 1 поступает значение 6Х и с блока 3 снимаеч ся значение функции », =ВОЯ (2 -1). л.х
Во втором такте работы устройства значение регистра 1, через коммутатор
8, и дробная часть значения ?, поступающая с блока 3 через коммутатор 7, складываются на сумматоре 12, образуя согласно формуле (й ) значение мантиссыЪо SY, дробная часть которой передается через коммутатор 9 на блок 2, где преобразуясь по формуле (1), образует, ввиду равенства (Ф ), на выходе этого блока значение 2 дУ . Здесьф (g > О) - значение характеристики о Ó определяемое узлом 4- как сум62 ма значения триггера .5 и значения характеристики числа Z = <>g>(2 — 1) i снимаемого с блока 3.
В пси:леднем такте полученное значение 2» аЧпоступает на узел 4, который сдвигает это число на »у разрядов вправо, образуя значение h Y . Это значение через коммутатор 7 поступает на сумматор 12, где складывается с гоступающим одновременно через коммутатор
8 значением If, хранящимся до тех пор на буферном регистре 10. Результат, равный искомому значению 1 = 2" запоминается на регистре 9. Таким образом, устройство преобразует значение аргумента X (О 4 Х <1) в значение функции 2 .
Расчеты, проведенные для определения суммарного объема используемых в устройстве блоков 2 и 3 дают следующую величину:
lC+ и к
h 2 + (n-к Иод (и-к+1) +1) fQV)
f - - - f H - число pa>ð дов входного и выходного слова устройства, а функция f (х) = j Х(представляет собой наименьшее целое число, не меньшее Х . Данные расчета суммарного объема памяти устройства указывают, что этот объем меньше, чем у известных устройств.
Изобретение позволяет находить значение функции Y = 2 Х с большей точ.ностью, чем в прототипе, причем эта точность определяется лишь технологическими ограничениями на емкости блоков памяти. Например, при условии, что суммарный.объем блоков памяти не должен превосходить 300 Кбит, возможно пост роить устройство на 25 разрядов вход
641448
ОНИИПИ Заказ 7515/45 Тираж 7УУ Подписное
Филиал ППЛ Патент", r. Ужгород, ул. Проектная, 4 ного и выходного слова. Действительно, при h 25 суммарный объем памяти, необходимый для хранения таблиц преобразований составляет, ввиду (jV ), 268 Кбит.
Кроме того, устройство обладает высоким быстродействием, и время вычисления значения функции 2К в нем равно
T=2t Я смм Вые сдв где Ф, - время суммирования на сумматоре 12, ФВ, - время выборки из блоков памяти 2 и 3, t y — время сдвига промежуточного результата 2+h Y в узле сдвига 4.
Формула изобретения
Устройство для потенцирования, содержащее регистр аргумента, два блока памяти, узел сдвига, триггер., первый коммутатор, блок управления, первый выход которого соединен с первым входом первого коммутатора, выходы блоков памяти соединены с цервым и вторым входами узла сдвига, первый выход регистра аргумента соединен со входом второго блока памяти, D т л и ч а ю т ш е е с я тем, что, с целью повышэ ния быстродействия и точности, в усч ройство введены буферный регистр, ре гистр результата, сумматор и два комМутатора, причем, второй выход регистр ра аргумента соединен с первыми входами второго и третьего коммутаторов вторые входы которых соединены, соот ветственно, со вторым и первым выхо дами блока управления, выходы первого и второго коммутаторов соединены с входами сумматора, выход которого сов динен с входами регистра результата, триггера и третьим входом третьего коммутатора, выход которого через на следовательно соединенные первый блок памяти и буфарный регистр соединен с третьим входом второго коммутатора, второй и третий входы первого «омму татора соединены с выходами второго блока памяти и узла сдвига, третий вход которого соединен с выходом триггера.
Источники информации, принятые во внимание при экспертизе:
1. Авторское свидетельство СССР
М 523408, кл. 606 Р 5/02, 1974
2. Авторское свидетельство СССР
М 330448, кл. G06 Р 5/02, 1970.
