Декодирующее устройство для четверичного помехоустойчивого кода

 

и 642861

Союз Советскнх

Соцналнстнческнх

Респубпнк (61) Дополнительное к аат. свид-ву(22} Заявлено 07. 06.76(21) 2371866/18-09 с арнсоедяненнем заявки ¹

{23) Пряорнтет

Опубликовано 15.01.79.Бюллетень № 2 (51) М. Кл

Н 04 L 3/02

ГввударвтввннФ комитет

СССР во делам изобретений и открытий (53) УДК621.394.

° 14 (088.8) Дата опубликования описания 18.01.79

В, С. Семенов, В. К. Чертыховцев и В. И. Чаадаев, 1

1 (72) Авторы изобретен на

Государстветтный мнстятут по проектяроьанкто я ксследовательским работам в нефгяноа ттромыштмя иостя "Гяпровостохнафть (71) Заявитель (54) ДЕКОДИРУЮШЕЕ УСТРОЙСТВО ДЛЯ ЧЕТВЕРИЧНОГО

ПОМЕХОУСТОЙЧИВОГО . КОДА

Изобретение относится к технике передачи и приема дискретной информации и может быть использовано в. устройствах телемеханики, в автоматизированных системах управления лдя ппиема н обработки информации, а также в технике связи.

Известно декодирующее устройство, обеспечивающее выявление и частичное исправление ошибок в сообщении, передаваемом кодом с основанием m >Q (1 (.

Однако известное декодирующее устройство обладает недостаточно высокой способностью обнаружения и исправления ошибок в кодовой комбинации.

Наиболее близким техническим решением .ярляется декодируюшее устройство для четверичного помехоустойчивого кода, содержащее последовательно соединенные блок фильтров и блок элементов ИЛИ, а также логический блок эквивалентности, выходы которого подключены к соответствуюшим входам блока совпадения и блока для об- © наружения ошибок, к управляющему входу которого подключен соответствуюший выход блока фильтров через распределитель, и элементы И (2(.

Однако декодирующее устройство для четверичного помехоустойчнвого кода имеет недостаточно высокую способность исправления ошибок в кадовои комбинации.

Целью изобретения является повышение верности декодирования.

Для этого в декодирующее устройство

-для четверичного помехоустойчивого кода, содержащее последовательно соединенные блок фильтров н блок элементов ИЛИ, а также логический блок эквивалентттости, выходы которого .подключены к соответствующим входам блока совпадения и блока обнаружения ошибок, к управляющему входу которого подключен соответствуюший выход блока фильтров через распределитель, и элеменТы И, дополнительно введены регистр исходного кода и регистр предсказания, при этом одни выходы распределителя через первые элементы И, к другим входам которых подключен первый выход блока элементов HJ1H, к соответствующим входам регистра исходного кода, а другие выходы распределителя через вторые элементы И, к другим входам которых подключен второи выход блока элементов ИЛ И, под. ключены и соответствуюгцим входам р 64286! гистра предсказания, причем i-ый выход регистра исходного кода и (i-1)-й выход регистра предсказания подключены к парафазным входам (i — 1) -го разряда логического блока эквивалентности, а каждый выход блока совпадения подключен к соответствующим счетным входам регистра исходного кода и регистра предсказания.

На фиг. 1 приведена структурная электрическая схема устройства; на фиг. 2 временная диаграмма четверичного помехоустойчивого кода.

Декодирующее устройство для четверичного помехоустойчивого кода содержит последовательно соединенные блок 1 фильтров и блок 2 элементов ИЛИ, а также логический блок эквивалентности 3, выходы которого подключены к соответствующим входам блока совпадения 4 и блока обнаружения ошибок 5, к управляющему входу которого подключен соответствующий выход блока I фильтров через распределитель 6, и элементы И 7! — 7п; 81 — 8m (где и и m=7), регистр 9 исходного кода и регистр предсказания 10, при этом одни выходы распределителя 6 через первые 7-1 — 7-и элементы И, к другим входам которых подключен первый выход блока 2 элементов ИЛИ, к соответствующим входам регистра 9 исходного кода, а другие выходы распределителя 6 через вторые элементы И 8-1 — 8-m, к другим входам которых подключен второй выход блока 2 элементов ИЛИ, подключены к соответствуюшим входам регистра предсказания 10, причем i-й выход регистра 9 исходного кода и (I — 1)-й выход регистра предсказания 10 подключены к парафазным входам (i — I ) -го разряда логического блока эквивалентности 3, а каждый выход блока совпадения 4 подключен к соответствующим счетным входам регистра 9 исходного кода и регистра предсказания 10. Регистр 9 исходного кода собран на триггерах 11-1 — 11-k (где k=7) Регистр предсказаний 10 собран на триггерах 12-1 — 12-р (где p=7) . Блок 1 фильтров содержит ф ил ьтр ы 13 — 16.

Декодирующее устройство для четверичного помехоустойчивого кода работает следующим образом.

В декодирующем устройстве для запоминания п-разрядного четверичного помехоустойчивого кода используется два и — разрядных регистра: регистр 9 исходного кода и регистр предсказания 10. Первый разряд кодовой комбинации запоминается триггерами 11-1 и 12-1, второй разряд — триггерами 11-2 и 12-2 и т. д. В исходном состоянии все триггеры обоих регистров находятся в нулевом положении. При поступлении из линии связи на вход декодирующего устройства четверичного помехоустойчивого кода каждый фильтр блока 1 срабатывает только на определенный уровень кодовой комбинации Ui, U», U, U соответственно (см. фиг. 2) . Первый разряд кодовой комбинации передается уровнем Ui.

При поступлении на вход блока 1 сигнала !А сработает фильтр 13 и через блок 2 элементов ИЛИ подготовит к срабатыванию элементы И 7-1 — 7-и и 8-1 — 8-п(где и и m=.7). Одновременно с выхода фильтра 13 о запускается распределитель 6, который открывает элементы И 7-1 и 8-1, переводит триггеры 11-1 и 12-1 из состояния «О» в состояние «1». Во втором разряде кодовой комбинации от уровня Uz сработает фильтр 14 и подготовит к срабатыванию только элементы И 7-1 — 7-п.

Одновременно с выхода фильтра 14 на вход распределителя 6 поступает сигнал, который продвигает распределитель 6 еще на один разряд. При этом открывается логический элемент И 7-2 и триггер 11-2 опрокидывается в состояние «1». Третий и четвертый разряды кода передаются уровнем 1, Фильтр 15 сработает два раза и продвинет распределитель 6 еще на два такта вперед, а триггеры 11-3 и 12-3; и 11-4 и 12-4 останутся в состоянии «О». В пятом разряде от уровня U< сработает фильтр 16 и через блок 2 элементов ИЛИ подготовит к срабатыванию элементы И 8-1 — 8-m и одновременно сдвинет распределитель 6 на один зо такт. При этом открывается логический элемент И 8-5 и опрокидывает триггеры 12-5 в состояние «1».

Лналогичным образом происходит запись других разрядов кодовой комбинации.

На выходах триггеров 11-1 — 11-k (где к=7) получится исходный двоичный код, на базе которого и создается четверичный помехоустойчивый код.

Обнаружение и исправление ошибок происходит следующим образом. Кодовая ком4п бинация пришла с двумя ошибками. В третьем разряде вместо уровня U пришел уровень U! — первая ошибка, а в пятом разряде вместо уровня Ь. пришел уровень U — вторая ошибка. Тогда кодовая комбинация с ошибками запишется в регистр 9 и в ре45 гистр предсказания 10. Ошибки кодовой комбинации запишутся в триггеры 1.1-3, 11-5 и 12-3. Первая ошибка исправляется декодирующим устройством. С выходов триггеров 12-2 и 11-3 на логический блок эквивалентности 3 поступают нулевые потенциа1bl, а на выходах блока эквивалентности 3 появляется сигнал «1». С выходов триггеров 12-3 и 11-4 на соответствуюшие входы блока эквивалентности 3 поступают два единичных сигнала, и на выходах блока эквивалентности 3 появится также сигнал «1». В результате этого сработает блок совпадения 4 и через счетные входы опрокинет в противоположные состояния оба триггера !1-3 и !2-3. Аналогичным образом

42861

Формула изобретения

> г .:

L)) . > 2

ЦНИИПИ Заказ 7781 54 1 иран) 11- !1 Г:е; н;

Филиал ППП «Г! а-. еи)», Г., > о!)о., ). П::: ".."

6 исправляется ошибка, если вместо уровня Г 2 придет уровень V+.

Вторая ошибка обнаруживается только декодирующим устройством. С выходов триггеров 12-4 и 11-5 на входы логического блока эквивалентности 3 поступают нулевые потенциалы, а на выходе логического блока эквивалентности 3 получается потенциал, равный «1», который выдается блоком обнаружения ошибок 5 после того, как распределитель 6 своим последним импульсом откроет блок совпадения 4. Аналогичным образом сработает устройство, если вместо уровня U2 кодовой комбинации придет уровень U2. Все перечисленные ошибки исправляются, если они следуют через разряд в кодовой комбинации. Для исправления и обнаружения ошибки в начале и конце кодовой комбинации предусмотрена закольцованность декодируюшего устройства.

Декодируюгцее устройство для четверичного помехоустойчивого кода, содержащее последовательно соединенные блок фильтров и блок элементов ИЛИ, а также логический блок эквивалентности, выходы которого подключены к соответствующим входам блока совпадения и блока обнаружения oL!!II!)ol!> к мп!?ав1яющем вход которо; О I.L).:L;,.,;,. „ соответствующий выход блока фильтров через распределитель, и элементы И. от.гггчак?игееся тем, что, с целью повышения верности декодирования, введеньг регистр исходного кода и регистр предсказания. при этом одни выходы распределителя через первыс элементы И, к другим входам которых подключен первый выход б,1ока элементов И;IИ, к соответствующим входам регистра исходного кода, а другие выходы распределителя через вторые элементы И, к другим входам которых подключен второй выход блока элементов ИЛИ, подключены к соответствующим входам регистра предсказания, причем i-й выход регистра исходного кода и (i — 1) -й выход регистра предсказания подключены к парафазным входам (I — 1) -го разряда логическо: О Олок;:. экннBB ЛЕНТНОСТИ, а Ка Ж 1!>I! l Bhl)1) 1 ОЛОii r) i .i>! i;iДЕНИЯ ПОДК1ЮЧЕН K СООТВЕТСТВ«К)!Цlihi СЧСТгв

Ill l_#_1 входа; > РеГIIcTI?d исходного кОда li I)! гнстра предсказания.! 1 сто ч н и е н и н ф >) г) к.. а ц и н, I I 1) !;-: s:, I >>: н>, ) ими Не I!I?H экспертизе

1. Патент С!1!А X 3303462). кл. 340--146. 1, 1967.

2. Юргенсон Р. И. 1!ом.хо стойчивост! цифровых систем н родичи;...Смс -..)!Iчсской информаци !, .Ч., «. -)нсргия», 1))71.. !".2.