Арифметическое устройство

 

ОП ИСАНИ Е

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик ((()656059 (б1) Дополнительное к авт. свид-ву (22) Заявлено 27.09.76 (21) 2408654/18-24 с присоединением заявки № (23) Приоритет (51) M. Кл.

G 06 F 7/52

Государственный номвтет

СССР оо делам нзооретеннй н отнрытнй

Опубликовано 05.0479 Бюллетень М 13

Дата о и у 6 л и ко ва н и я о п и са н и я 05.04.79 (53) УДК

681.327 (088.8) (72) Авторы изобретения

С. В. Дрофа, Г. М. Луцкий и В. Н. Чинок (71) Заявитель

Киевский ордена Ленина политехнический институт им. 50-летия

Великой Октябрьской социалистической революции (54) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО

Изобретение относится к области вычислительной тсхникн и предназначено для выполнения арифметических операций над массивами двоичных чисел по конвейерному принципу.

Известны устройства для выполнения арифметических операций над массивами чисел, работающие по конвейерному принципу (1). С помощью таких устройств возможно перемножение ? пар чисел, однако перемножение последовательности из ? чисел осуществляется в несколько последовательных эта пов. Кроме того, недостатком таки < устройств является необходимость одновременной выборки из памяти двух операндов и синхронной передачи этих операндов на первый уровень.

Наиболее близким аналогом является арифметическое устройство, состоящее из и блоков, каждый из которых содержит первый и второй регистры, выходы которых соединены с первым и вторым входами узла формирования частичного произведения, два триггера, выходы которых соединены со входами первого элемента И, тактирующие входы регистров и триггеров соединены с тактовой шиной, выходы первого регистра и уз2 ла формирования частичного произведения, первого элемента И и первого триггера соединены соответственно со входами первого рег((стра, второго регистра, первым дополнительным входом второго регистра и нуле5 вым входом первого регистра последующего блока, еднничный вход второго триггера соединен первым дополнительным выходом блока формирования частичного произведения, входы регистров первого блока соединены с шинами ввода операндов, а нулевые входы (о триггеров первого. блока — с соответствуюгцими управляюшими шинами (2).

В этом устройстве в каждом цикле умножения анализируется только один разряд множителя, что ограничивает быстродействие устройства.

Целью изобретения является повышение быстродействия.

Для достижения поставленной цели каждый блок устройства дополнительно содержит узел формирования управляющих сиг2В налов, второй элемент И, третий и четвертый триггеры, единичный вход третьего триггера соединен со вторым дополнительным выходом узла формирования частичного произведения, тактирующие входы третьего и

656059

3 4 четвертого триггеров подключены к такто- Регистры 1, 2, узлы 7, 22, триггеры 10, вой шине, входы узла формирования управ- 11, 12, 19, элементы И 25, 26 устройства ляющих сигналов подключены к выходам пер- составляют первый блок. Регистры 3, 4 узвого, второго и третьего триггеров, пер- лы 8, 23, триггеры 13, 14, 15, 20, элементы вый выход узла формирования управляю- И 27, 28 устройства составляют его второй

5 щих сигналов подключен к управляющему блок. Регистры 5, 6, узлы 3, 24, триггеры входу узла формирования частичного про- 16, 17, 18, 21, элементы И 29, 30 образуют изведения, а второй выход — к единичному. третий блок устройства. входу четвертого триггера последующего бло- Для случая перемножения чисел регистка, входы второго элемента И подключены ры 1, 3, 5 являются регистрами сомножитек выходам первого и третьего триггеров, а 10 ля, регистры 2, 4, 6 — регистрами и старвыход второго элемента И подключен ко ших разрядов частичных произведений, тригвторому дополнительному входу второго ре- геры 12, 15, 18 — триггерами запоминания гистра последующего блока, нулевые входы переносов, триггеры 10, 11, 13, 14, 16, 17— третьего и четвертого триггеров первого бло- триггерами хранения двух младших разряка подключены к соответствующим управ- дов частичных произведений триггеры 19— ляющим шинам устройства. 2! — триггерами формирования окончательНа чертеже изображена функциональная ного результата. Узлы формирования упсхема арифметического устройства, содер- равляющих сигналов 22 — 24 предназначены жащего и = 3 блоков. для генерирования сигналов + о, + а, + 2а, Устройство содержит регистры 1 — 6, уз- — а, управляющих работой узлов формиролы формирования частичного произведения 20 вания частичных произведений 7 — 9 и триг7 — 9, триггеры 10 — 21, узлы формирования геров 15, 18 запоминания переноса последую управляющих сигналов 22 — 24, элементы И щих блоков. Эти сигналы вырабатываются

25 — 30, тактовые шины 31, шины ввода опе- в зависимости от состояний триггеров 10 — 18 рандов 32, 33, управляющие шины 34 — 37. в соответствии с логическими выражениями: и +як+1 ЙО+зк Тм+зн Тй+зк YTqp+gK Ф1Фзк Тя зк р(ик, 1 Тмн-зк 4н-зк. ТФ .зк ТФ+эк Ти+зк Тимзк и

И г + 2ак1 -Ъо+зк Тн зк.Т1 +зк чЧ к зк Тилак Т, +, 1О+Вк Т1р+зк Трiзк о+зк Т а+зк

В первом такте работы устройства первый сомножитель последовательности двоичных чисел принимается с шины ввода операнда 32 на регистр 1, по управляющим шинам 34, 35 приходят сигналы, устанавливающие триггеры 10, 11 в состояние «О» и «1» соответственно. Сигнал на управляющей шине 36 устанавливает триггер 12 в состояние «О». Узел формирования управляющих сигналов 22 вырабатывает сигнал «+ а» и так как в регистре 2 записан код «О», то на выходах узла формирования частичного произведения 7 появляется код, повторяющий код, записанный в регистр 1.

Во втором такте работы устройства с выходов узла формирования частичного произведения 7, определяющих значения двух младших разрядов сомножителя, в триггеры 10, 11 запишутся значения этих разрядов, а с выходов старших разрядов информация перепишется в регистр 4 второго блока, и тем самым осуществляется сдвиг сомножителя, на два разряда вправо. В этом же такте код первого сомножителя перепишется в регистр 3 второго блока, а на регистр 1 запишется код нового сомножителя. Таким образом, во втором такте на выходах узла формирования частичного произведения 7 появится первое частичное прои- ак+ " Тю+зк.Тц+зк Т1 + и к+1 Т10+3М Т11+зк Т4 где буквой Т с индексом обозначено состояние соответствующего триггера, а К = О, 1, 2. Индекс при наименовании сигнала пока- З5 зывает, в каком блоке генерируется этот сигнал. Узлы формирования частичного произведения 7 — 9 формируют (и + 2) старших разрядов очередного частичного произведения в зависимости от управляющих сигналов следующим образом. Если управляющий сигнал «+ о», то на выходах узлов формирования частичных произведений 7 — 9 будут повторяться значения кодов регистров 2, 4, 6. Если управляющий сигнал «+ а», то на выходах узлов формирования частичных про 45 изведений 7 — 9 будет код суммы содержимого регистров 1 и 2, 3 и 4, 5 и 6 соответственно. Если управляющий сигнал «+ 2 а», то на выходах узлов 7 — 9 будет сумма содержимого регистров 2, 4, 6 и сдвинутого на один разряд влево, содержимого регистров 1, 3, 5 соответственно.

Если же управляющим сигналом является сигнал « — а», то на выходах узлов 7 — 9 будет разность содержимого регистров 2, 4, 6, и 1, 3, 5 соответственно. Сигнал переноса «П» устанавливает триггеры 15, 18 запоминания переносов в следующих блоках в «1», если значение этого сигнала «1», и в «О», если значение его «О».

656059

6 вычисление номинала типа Р(х)=а„х "+ .а, х+а„ и некоторые другие операции.

Формула изобретения

55 изведение от умножения двух сомножителей причем младшие два разряда являются окончательными разрядами полного произведения двух сомножителей и в следующем такте могут быть сразу же использованы для умножения искомого произведения на следующий сомножитель последовательности. Поэтому в третьем такте работы устройства в регистр 1 принимается третий сомножитель.

На выходах узла формирования частичного произведения 7 появится первое частичное произведение от умножения трех сомножителей, причем младшие пара разрядов этого произведения может быть использована в следующем такте для умножения на следующий сомножитель последовательности чисел и т. д.

На основе кодов, записанных в триггерах

13 и 14 и кодов записанных в регистрах

3 и 4, на выходах узла формирования частичного произведения 8 появится второе частичное произведение, причем младшие два разряда его являются окончательными и о»ределяют вторую пару цифр произведения двух первых сомножителей, код которой запишется в триггеры 13 и 14 и будет использован для умножения на третий сомножитель и т. д.

Точность представления определяется состоянием триггеров 19 — 21, которое устанавливают подачей сигнала на управляющей шине 37. Если, например, в триггеры 19 — 21 записан код «1», то состояния триггеров

10, 11, 13, 14 и 16, 17 переписываются через элементы И 25 — 30 в два старших разряда регистров 4, 6 и т. д.

Как отмечалось ранее, коды этих регистров сдвигаются в каждом такте на два разряда вправо и, таким образом, к моменту окончания умножения код результата оказывается на требуемой позиции.

В (В+ 1)-м такте можно принимать новую последовательность чисел для перемножения. Следовательно, сохраняется основное преимущество конвейерного принципа обработки информации, заключающееся в эффективном использовании аппаратуры многорегистровых устройств.

Полное произведение последовательности из 3 чисел формируется за E + — — такеп" г. тов, в отличие от прототипа, который выполняет ту же операцию за 1. + Г п тактов, где n — разрядность перемножаемых чисел, т. е. быстродействие устройства выше в (1+

+ +„) раз. Так, для чисел разрядность которых 32 и больше разрядов, быстродействие увеличивается примерно в два раза.

С помощью такого устройства наряду с умножением последовательности чисел возможно выполнение суммирования последовательности чисел, сдвига чисел, а также

Арифметическое устройство, состоящее из и блоков, каждый из которых содержит первый и второй регистры, выходы которых соединены с первым и вторым входами узла формирования частичного произведения, два триггера, выходы которых соединены со входами первого элемента И, тактирующие входы регистров и триггеров соединены с тактовой шиной, выходы первого регистра и узла формирования частичного произведения, первого элемента И и первого триггера соединены соответственно со входами первого регистра, второго регистра первым дополнительным входом второго регистра и нулевым входом первого регистра последующего блока, единичный вход второго триггера соединен с первым дополнительным выходом блока формирования частичного произведения, входы регистров первого блока соединены с шинами ввода операндов, а нулевые входы триггеров первого блока — с соответствующими управляющими шинами, отличающееся тем, что, с целью повышения быстродействия, каждый блок устройства дополнительно содержит узел формирования у»равляющих сигналов, второй элемент И, третий и четвертый триггеры, единичный вход третьего триггера соединен со вторым дополнительным выходом узла формирования частичного произведения, тактирующие входы третьего и четвертого триггеров подключены к тактовой шине, входы узла формирования управляющих сигналов подключены к выходам первого, второго и третьего триггеров, первый выход узла формирования управляющих сигналов подключен к управляющему входу узла формирования частичного произведения, а второй выход — к единичному входу четвертого триггера последующего блока, входы второго элемента

И подключены к выходам первого и третьего триггеров. а выход второго элемента И подключен ко второму дополнительному входу второго регистра последующего блока, нулевые входы третьего и четвертого триггеров первого блока подключены к соответствующим управляющим шинам устройства.

Источники информации, принятые во внимание при экспертизе:

1. Neivborn Mourol Propogatio» logic

structures», Proc. Nat. Electron. Couf. Chicago, 1966, 111, v. 22.

2. Авторское свидетельство СССР

Ко 479111, кл. G 06 F 7/52, 1973.

656059

Составитель В. Березкин

Редактор Э. Губницкая Техред О. Луговая Корректор Е. Папп

Зак аз 1522/39 Тираж 779 Подписное

11ИИИПИ Государственного комитета СССР по делам изобретений и открьггий

1l3035, Москва, Ж35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4