Делитель частоты

 

ОП ИСАНИЕ

ИЗО6РЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик 11 661815 (61) Дополнительное к авт. свид-ву— (22) Заявлено 06.06.77 (21) 2493134/18-21 с присоединением заявки №вЂ” (23) Приоритет— (51) М. Кл .

Н 03 К 23/02

Государственный комитет

СССР оо делам изооретвннй и открытий

Опубликовано 05.05.79. Бюллетень № 17 (53) УДК 621.374..2 (088.8) Дата опубликования описания 07.05.79. (72) Автор изобретения

В. А. Грехнев (71) Заявитель (54) ДЕЛИТЕЛЬ ЧАСТОТЫ

Изобретение относится к импульсной технике.

Известен делитель частоты импульсов, содержащий регистр сдвига, состоящий из

N элементов памяти, два логических элемента НЕ и «нсключительно ИЛИ» и ло5 гическии элемент «исключительно ИЛИ-НЕ» соединенные соответственно с разрядами регистра сдвига (1).

Недостатком такого делителя является его сложность.

Наиболее близким по технической сущ- 10 ности к данному изобретению является делитель частоты, содержащий четыре разряда каждый из которых содержит триггер памяти и два коммутационных триггера, первые входы каждого из которых соединены с входной шиной, выход первого коммутационного триггера первого разряда соединен со вторыми входами коммутационных триггеров второго и третьего разрядов и вторым входом второго коммутационного триггера четвертого разряда, выход первого коммутационного триггера второго разряда соединен с третьим и четвертым входами второго коммутационного триггера третьего разряда, выход пер- вого коммутационного триггера третьего разряда соединен с третьим и четвертым входами второго коммутационного триггера четвертого разряда (2).

Недостатком этого делителя является недостаточная стабильность при коэффициенте деления 6, 5.

Целью изобретения является повышение стабильности коэффициента деления.

Поставленная цель достигается тем, что в делитель частоты, содержащий четыре соединенных последовательно разряда, каждый из которых содержит триггер памяти и два коммутационных триггера, первые входы каждого из которых соединены с входной шиной, выход первого коммутационного триггера первого разряда соединен со вторыми входами коммутационных триггеров второго и третьего разрядов и вторым входом второго коммутационного триггера четвертого разряда, выход первого коммутационного триггера второго разряда соединен с третьим и четвертым входами второго коммутационного триггера третьего разряда, выход первого коммутационного триггера третьего разряда соединен с третьим и четвертым входами второго коммутационного триггера четвертого разряда, введен дополнительный

661815 памяти второго разряда свое состояние не изменяет, поскольку логический элемент И-НЕ 10 остается закрытым сначала сигналом равным логическому нулю с выхода логического элемента И-НЕ 20, а затем сигналом с выхода логического элемента И-НЕ 18.

После окончания действия входного сигнала схема возвращается в исходное состояние

0010.

Таким образом, на 13 входных импульсов делитель выдает два выходных, т. е. происходит деление частоты на 6, 5, причем выходные сигналы формируются через равные интервалы времени. Кроме того, делитель позволяет осуществлять деление частоты на 13, Выходным сигналом при этом будет сигнал с выхода логического элемента И-HE

19 или И-НЕ 20.

Формула изобретения

Делитель частоты, содержащий четыре соединенных последовательно разряда, каждый из которых содержит триггер памяти и два коммутационных триггера, первые вхо25 ды каждого из которых соединены с входной шиной, выход первого коммутационного триггера первого разряда соединен со вторыми входами коммутационных триггеров второго и третьего разрядов и вторым входом второго коммутационного триггера четвертого разряда, выход первого коммутационного триггера второго разряда соединен с третьим и четвертым входами второго коммутационйого триггера третьего разряда, выход первого коммутационного триггера третьего раз35, ряда соединен с третьим и четвертым входа ми второго коммутационного триггера четвертого разряда, отличающийся тем, что, с целью повышения стабильности коэффициента деления; в него введен дополнительный логический элемент И-НЕ, входы которого

40 " соединены с выходами второго коммутационного триггера четвертого разряда, единичный выход первого коммутационного триггера которого соединен с дополнительным входом первого коммутационного триггера второго разряда, а единичный выход второго

45 коммутационного триггера четвертого разряда соединен с дополнительным входом первого коммутационного триггера первого разряда и вторым дополнительным входом первого коммутационного триггера второго раз50

Источники информации, принятые во внимание при экспертизе

1. Патент Франции № 2105319, кл. Н ОЗ К 23/02, 02.06,72.

2. Авторское свидетельство СССР № 561299, кл. Н ОЗ К 23/02, 1977.

3 логический элемент И-НЕ, входы которого соединены с выходами второго коммутационного триггера четвертого разряда, единичный выход первого коммутационного триггера которого соединен с дополнительным входом первого коммутационного триггера второго разряда, а единичный выход второго коммутационнного триггера четвертого разряда соединен с дополнительным входом первого коммутационного триггера первого разряда и вторым дополнительным входом первого коммутационного триггера второго разряда.

Структурная электрическая схема пред"лагаемого делителя приведена на чертеже.

Делитель содержит четыре разряда 1 — 4, каждый йз"кбторых состоит из"двух коммутационных триггеров и одного триггера па-; мяти. Коммутационные триггеры выполнены на логических элементах И-НЕ 5 — 20, а триггеры памяти выполнены на логических элементах И-НЕ 21 — 28. В состав делителя входит также дополнительный логический эл е мент И- Н Е 29.

Входной сигнал подается на входную шину ЗО, выходной сигнал снймается с "выхода 31.

Принцип работы делителя заключается в следующем.

В исходном состояйии триггер памяти втброго разряда находится в единичном со стбянии, триггеры памяти остальных разрядов — в нулевом состоянии.

Под действием сигйала в делителе осуществляется обычный пересчет поступающих импульсов в двоичном коде. С "rTpWsolloM шестого по счету импульса на выходе логического элемента И-НЕ 19 появляется сигнал, равный логическому нулю, который устанавливает триггер памяти четвертого разряда в единичное состояние и который через логический. элемент И-НЕ 29 поступает на выход. Далее осуществляется обычный переcue T поступающих Йятфльсов" и C прйходом = двенадцатого импульса в делителе устанавливается код 1110. После окончания двенадцатого импульса на выхбде логического элемента И-НЕ 20 появляется сигнал, равный логическому нулю, который через логический элемент И-НЕ 29 поступает на выход. Одновременно сигнал, равный логичес" " кой нулю с выхода логического элемента

И-НЕ 29, поступает на- входЬ1- логических элементов И-НЕ 5, 7, поэтому йй йх выходах будет сигнал, равный логической единице.

С приходом тринадцатого по счету импульса открываются логические элементы

И-НЕ 6, 14, 18, на йьтоде-их--появляются "сигналы, равные логическому нулю, которые устанавливают триггеры памяти третьего и четвертого разрядов в нулевое состояние триггера памяти первого разряда. Триггер

661815

Редактор M. Трофимова

Заказ 2513/66

Составитель А. Артюх

Техред О. Луговая Корректор В. Синицкая

Тираж 1059 Подписное

UH 8 14 ПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, )К вЂ” 35, Раушская наб., д. 4/5

Филиал П П П «Патент», r. Ужгород, ул. Проектная, 4