Перестраивающий делитель частоты

 

ОП ИСАНИ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДИТВЛЬСТВУ

Союз Советских

Социалистических

Реслуфлик

61813 (61) Дополнительное к авт. свид-ву— (22) Заявлено 28.03.77 (21) 2467072/18-21 с присоединением заявки №вЂ” (23) Приоритет—

Опубликовано 05.05.79. Бюллетень №

Кле

03 К 23/00

Государстеенный каметет

СССР

Ilo делан нзаеретеннй и еткрытий

ДК 621.374.

4 (088.8) Дата опубликования описания 07.05.79. (72) Авторы изобретения

А. В. Шанин и В. И. Горин (71) Заявитель (54 ПЕРЕСТРАИВАЕМЫИ ДЕЛИТЕЛЬ ЧАСТОТЫ

Изобретение относится к радиотехнике и может быть использовано в цифровых синтезаторах частоты, применяемых в радиолокации и радиосвязи.

Известны цифровые перестраиваемые делители частоты с симметрированным выходным сигналом (1Ц2).

Первое из известных устройств содержит двоичный счетчик, выполненный на триггерах со счетным входом (счетных триггерах), основной и вспомогательный элементы сравнения, подключенные к выходам двоичного счетчика и к шинам управления, выход вспомогательного элемента сравнения подключен к первому, выходу статического триггера, а выход основного элемента сравнения ко второму входу статического триггера и к шине сброса (установки нуля) двоичного счетчика (1).

К недостаткам данного устройства относятся: низкое быстродействие, связанное с тем, что первый разряд счетчика при срабатывании основного элемента сравнения претерпевает двойное переключение за один период частоты счета (по импульсу счета и по сигналу сброса), а также получение асимметричного выходного сигнала при нечетных коэффициентах деления.

Второе из известных устройств содержит разрядный двоичный счетчик, элементы сравнения, одни входы которых подключены к шипе управления, а выход первого из них— к единичному входу триггера и инверторы, вход первого из которых подключен к шине управления (2).

Этот делитель также имеет низкое быстродействие, но его выходной сигнал симметто ричен при любом коэффициенте деления. Целью изобретения является повышение быстродействия.

Поставленная цель достигается тем, что в перестраиваемый делитель частоты, содержаший разрядный двоичный счетчик, элементы сравнения, триггер и инверторы, введены элементы И-ИЛИ, элементы И, элемент

ИЛИ и формирователь синхроимпульсов, вход которого соединен с входной шиной, первый выход — непосредственно с одним из входов синхронизации разрядного двоичного счетчика, а второй выход — через первый элемент И со вторым входом синхронизации и через второй элемент И со

661813

С поступлением каждого импульса содержимое информационного регистра 5 переписывается в буферный регистр 3, при этом на выходах сумматора 4 формируетС ГЧйСло, 55 входом установки разрядного двоичного счетчика, разрядные выходы которого подключены к информационным входам элементов И-ИЛИ, управляющие входы которых --соединены с выходом первого инвертора, а выходы — с другими входами первого элемента сравнения, при этом другие входы второго элемента сравнения подключены к разрядным выходам разрядного двоичного счетчика, выход — к первому входу элемента ИЛИ, к нулевому входу триггера, 10 через второй элемент НЕ ко входу первого элемента И и непосредственно ко входу второго элемента И, а второй вход элемента

ИЛИ соединен с выходом первого элемента сравнения, а также тем, что разрядный двоичныи счетчик содержит информационный

15 и буферный регистры и сумматор, информационные входы которого подключены к (и — 1)-ым выходам старших разрядов буферного регистра, управляющий вход — к единичному выходу первого разряда буфер- 20 ного регистра, нулевой вход которого соединен с D-входом первого разряда информационного регистра, D-входы (и — 1)-ых старших разрядов которого соединены с выходами сумматора, а разрядные входы — с

D-входами буферного регистра.

На чертеже представлена структурная электрическая схема перестраиваемого делителя частоты-.

Устройство содержит 1 — формирователь синхросигналов, 2 — и-разрядный двоичный

30 счетчик, 3 — буферный D-регистр, 4 сумматор, 5 — информационный D-регистр, 6, 7 — элементы И, 8 — инвертор, 9, 10— элементы сравнения, 11 — инвертор, 12—

15 — элементы И-ИЛИ, 6 — триггер, 17 — элемент ИЛИ. 35

Перестраиваемый делитель частоты работает следующим образом.

Частота („поступает на формирователь синхросигналов 1, на первом выходе которого формируется импульсная последовательность с частотой и фазой, равными частоте и фазе входного сигнала fg», а на втором выходе — импульсная последовательность с частотой 1 „, отстоящая по фазе на 180 от входного сигнала (сдвинутая на величину

+ "). В зависимости от формы входного сигнала, конкретная реализация формирователя 1 может быть различной.

В исходном состоянии на выходе элемента сравнения 9 присутствует «нулевой» потенциал, запрещающий прохождение через элемент И 7 сийхросерии на вход установки 50

«нуля» буферного регистра 3 счетчика 2 и через инвертор 8 разрешающий прохождение сигнала через элемент И 6 на вход синхронизации буферного регистра 3. равное сумме содержимого (n — 1). старших разрядов буферного регистра 3 и содержимого первого разряда буферного регистра 3 (вес разряда — 2 = 1).

При достижении содержимым информационного регристра 5 величины, равной Nqnp, срабатывает элемент сравнения 9 и «единичный» сигнал с его выхода устанавливает триггер 16 в «нулевое» состояние, открывает элемент И 7 и запирает через инвертор 8 элемент И 6. Следующий импульс, пройдя через элемент Й 7, «обнулит» (сбросит в состояние «О») буферный регистр 3, и начнется новый цикл счета, при этом в информационном регистре 5 установится состояние

«10....0», а на выходе элемента сравнения 9 сформируется «нулевой» потенциал и цикл работы делителя повторится до следующего сравнения. Таким образом, на выходе элемента сравнения 9 сигналы будут появляться с частотой, равной fez/N>„p, с этой частотой будет происходить сброс триггера 16, установка которого в «единицу» осуществляется сигналом с выхода элемента сравнения 10.

Процесс симметрироваиия выходного сигнала триггера 16 осуществляется с помощью элемента сравнения 10 следующим образом.

На входы элемента сравнения 10 сигнал

М ч„р подается сдвинутым на один разряд в сторону младших (Nqqp/2). Вторые входы элемента сравнения 10 подключаются через элементы И-,ИЛИ 12 — 15 к выходам либо буферного 3, либо информационного 5 регистров в зависимости от значения первого разряда N np. При нечетном коэффициенте деления (1-ый разряд N >

«p = «О») к выходам информационного регистра 5. Та ким образом, при любых значениях N>„„p выходной сигнал на выходе триггера 16 будет представлять собой «меандр» с длительностями импульса и паузы точно равными Т, N„„p/2 и частотой равной 1 „/Nq„p.

Если же выходные сигналы элементов сравнения 9 и 10 собрать на элементе ИЛИ

17, то на его выходе получится последовательность импульсов с частотой, равной

214/N>„p и длительностью w = Т „, то есть результат деления f g„íà дробный коэффициент N»p/2, кратный 0,5.

Формула изобретения

1. Перестраиваемый делитель частоты, содержащий и-разрядный двоичный счетчик, элементы сравнения, одни входы которых подключейы к шине управления, а выход первого из них — к единичному входу триггера; и ийверторы, вход первого из которых

661813 подключен к шине управления, отличающийся тем, что, с целью повышения быстродействия, в него введены элементы И-ИЛИ, элементы И, элемент ИЛИ и формирователь сии хроим пульсов, вход которого соединен с входной шиной, первый выход — непосредственно с одним из входов синхронизации и-разрядного двоичного счетчика, а второй выход — через первый элемент И со вторым входом синхронизации и через второй элемент И со входом установки и-разрядного двоичного счетчика, разрядные выходы которого подключены к информационным входам элементов И-ИЛИ, управляющие входы которых соединены с выходом первого инвертора, а выходы — с другими 15 входами первого элемента сравнения, при этом другие входы второго элемента сравнения подключены к разрядным выходам п-разрядным двоичного счетчика, выход — к первому входу элемента ИЛИ, к нулевому входу триггера, через второй элемент НЕ ко входу первого элемента И и непосредст6 венно ко входу второго элемента И, а второй вход элемента ИЛИ соединен с выходом первого элемента сравнения.

2. Перестраиваемый делитель частоты по п,.1, отличающийся тем, что и-разрядный двоичный счетчик содержит информационный и буферный регистры и сумматор, информационные входы которого подключены к (n — 1) -ым выходам старших разрядов буферного регистра, управляющий вход— к единичному выходу цервого разряда буферного регистра, нулевой выход которого соединен с D-входом первого разряда информационного регистра, D-входы (и — 1)ых сраших разрядов которого соединены с выходами сумматора, а разрядные выходы с D-входами буферного регистра.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР № 401005, кл. Н 03 К 23/00, 1971.

2. Авторское свидетельство СССР № 499674, кл. Н 03 К 23/00, 1974.

Редактор В. Лукин

Заказ 2513/66

Составитель Т. Афанасьева

Техред О. Луговая Корректор В. Синицкая

Тираж 1050 Подписное

UH И И П И Государственного комитета СССР но делам изобретений и открытий . 113035, Москва, )К вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент»; г, Ужгород, ул. Проектная, 4