Перестраиваемый делитель частоты

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскнк

Соцналнстнческнк

Республик

<1>678672 (61) Дополнительное к авт. свид-ву (Я)М. Кл. (22) Заявлено 160577 (21) 2486675/18-21

Н 03 К 23/02 с присоединением заявки М (23) Приоритет

Государственный комитет

СССР по делам изооретеннй и открытий (53) УДК 821.373. .32 (088.8) Опубликовано 0508,79 Бюллетень Мо 29

Дата опубликования описания 050879 (72) Авторы

А.В.Шанин, В.И.Горин, В.Б.Немировский и В.С.Шиндин изобретения (71) Заявитель (5 4 } ПЕРЕ СТРАИ ВАЕИЫЙ ДЕЛИТЕЛ Ь ЧАСТОТЫ

Изобретение относится к импульсной технике.

Известен перестраиваемый делитель частоты, содержа дий два десятичных разряда, выходы первого из которых соединены со входами четырех логических элементов ИЛИ, на другие входы которых подан код. Выходы элементов ИЛИ и второй выход второго десятичного разряда соединены со входом установки первого десятичного разряда (1) .

Такой делит ель обл адает малым диапазоном коэффициентов деления.

Наиболее близким по технической 15 сущности к изобретению является делитель частоты, содержащий двоичный счетчик, счетный вход которого соединен с входной шиной и через логический элемент НЕ с одним из входов первого логического элемента И, второй вход которого соединен с выходом ЙБ-триггера, второй элемент И, первый вход которого соединен с входной шиной, второй — с выходом блока сравнения двоичных чисел, входом управления двоичным счетчиком и первым входом третьего элемента И, второй вход которого соединен с входной шиной, третий — с первой шиной сигнала управления, остальные иэ которых подключены поразрядно к первой группе входов блока сравнения двоичных чисел, вторая группа входов которого соединена поразрядно с выходами разрядов двоичного счетчика, логический элемент ИЛИ, входы которого подключены к выходам первого и второго элементов И, выход которого подключен ко входу выходного триггера и одному выходу делителя, другой выход которого соединен с выходом выходного триггера (2).

Недостатком делителя является малое быстродействие.

Целью изобретения является повышение быстродействия.

Поставленная цель достигается тем, что в делитель частоты, содержащий двоичный счетчик, счетный вход которого соединен с входной шиной и через логический элемент НЕ с одним из входов первого элемента И, второй вход которого соединен с выходом RS-триггера, второй логический элемент И, один вход которого соединен с входной шиной, второй с выходом блока сравнения двоичных чисел, входом управления двоичным счетчиком и одним входом третьего

678672!

О формула изобретения элемента И, второй вход которого соединен с входной шиной, а третий с первой шиной сигнала управления, остальные из которых подключены поразрядно к одним нходам блока сравнения дноичных чисел, другие входы которого соединены поразрядно с вы-! ходами разрядов двоичного счетчика, логический элемент ИЛИ, входы которого подключены к ныходам первого и второго элементов И, а выход — Ko входу выходного триггера и выходу делителя, другой ныход которого соединен с ныходом выходного триггера, введены дополнительный триггер и дна логических элемента И, первые входы которых соединены с входной шиной, вторые — с выходами дополнительного триггера и дополнительными, входами двоичного счетчика, третий вход одного дополнительного элемента И соединен с выходом блока сравнения двоичных сигналов, а выходы дополнительных элементов И соединены со входами RS-триггера, причем один вход дополнительного триггера соединен с перной шиной сигнала управления, а другой — к выходу третьего элемента И.

Структурная электрическая схема делителя приведена на чертеже. делитель содержит двоичный счетчик 1, блок 2 сравнения двоичных чисел, логические элементы И 3-7, дополнительный триггер 8, RS-триггер 9, логический элемент НЕ 10, логический элемент ИЛИ 11 и выходной триггер 12.

Второй сигнал подан на входную шину 13,сигнал управления на шины

14-18. ВыхОдные сигналы снимаются с выходов 19,20.

Принцип Работы делителя заключается в следующем.

Импульсы частоты f во скважностью, равной 2,поступают на вход счетчика 1 и переключают его синхронно с их задними фронтами. При накоплении н счетчике 1 числа, равного Nynp/2 (на блок сравнения 2 поданы со 2-го по и-й разряды N«„) по заднему фронту нходного импульса срабатывает блок сравнения 2, Формирующий на выходе потенциал " 1 ", который поступает на шину управления старших разрядов счетчика 1 (начиная со 2-го) и подготавливает их к переключению в состояние 0 .

Одновременно выходной сигнал блока сравнения 2 поступает на вход элемента И 3, который опрашивается импульсами входной частоТы. Если содержимое первого разряда Ny,ь,,поступающего на элемент И 3, равно 1, то очередной входной импульс (первый импульс следующего цикла счета) своим задним фронтом переключает триггер 8 в противоположное состояние. Этот же импульс, поступая на вход счетчика 1, переключает его

4 своим з адним фронтом ли бо в состояние 00...00 (если содержимое триггера 8 равно 1 ), либо н состояние 10... 00 " (если содержимое триггера 8 равно 0 ) . Синхронно с этим на выходе блока сравнения

2 формируется потенциал 0, и цикл счета возобновляется. При этом следующее срабатывание блока сравнения 2 происходит синхронно либо с (Nynp/2) -ым, либо с (Мупр/2 + 1) -ым входным импульсом н зависимости от начального состояния счетчика 1.

Если содержимое первого разряда

N»p равно 0, триггер 8 принудительно устанавливается н состояние 0 . При этом его переключение по счетному входу блокируется.

Первый импульс следующего цикла счета переписывает передним фронтом содержимое триггера 8 через И 5 и 6

20 в RS-триггер 9. Его единичное плечо через элемент И 7 опрашивается сигналом с выхода элемента HR 10.

Если Nyrp — четное число, то триггеры 8 и 9 постоянно находятся в состоянии 0 и с выхода элемента

И 6 снимаются импульсы с частотой

2f8x (Nyop ), которые через элемент

ИЛИ 11 поступают на выход 19 и на вход выходного триггера 12,с выхода которого снимается сигнал частоты

30 fsx /Nynp со скважностью, равной 2.

Если Мурр — нечетное число, то с каждым циклом счета триггер 8 переключается по счетному входу.- Если триггер 8 находится в состоянии

35 0, то выходной сигнал формируется как и в предыдущем случае, а если — в состоянии 1, то импульс входной частоты устанавливает RSтриггер 9 в состояние 1 и пауза

4р входной последовательности через элементы И 7 и ИЛИ 11 проходит на выход 19 устройства. В этом случае выходной сигнал формируется поочередно импульсами и паузами входной последонательности, обеспечивая, таким образом, равномерность периода частоты на первом выходе устройства и его симметрию (скважность, равную

2) на втором выходе устройства.

Таким образом, нсе переключения в делителе частоты происходят синхронно с импульсами входной последовательности, что исключает необходимость формирования дополнительных импульсов, асинхронных по отношению к fax для установки исходного состояния счетчика. При этом несмотря на наличие обратных связей быстроf действие делителя равно быстродействию тракта счета.

Перестраиваеюый делитель частоты, содержащий двоичный счетчик, счетный вход которого соединен с входной

678672

Составитель A.Aðòþõ

Техред И,Анталош Корректор A.Ãðèöåíêî

Редактор Л.Утехина

Заказ 4584/49 Тираж 1060 Подписное

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, r.Óæãoðîä, ул.Проектная,4 шиной и через логический элемент

iHE с одним из входов первого логического элемента И, второй вход которого соединен с выходом RS-триггера, второй логический элемент И, первый вход которого соединен с входной шиной, второй — с выходом 5 блока сравнения двоичных чисел, вхо дом управления двоичным счетчиком и первым входом третьего логического элемента И, второй вход которого соединен с входной шиной, а третий — 0 с первой шиной сигнала управления, остальные из которых подключены поразрядно к первой группе входов блока сравнения двоичных чисел, вторая группа входов которого соединена поразрядно с выходами разрядов двоичного счетчика, логический элемент

ИЛИ, входы которого подключены к выходам первого и второго логических элементов И, а выход — ко входу выходного триггера и одному выходу делителя, второй выход которого соединен с выходом выходного триггера, отличающийся тем, что, с целью повышения быстродействия, в него введен дополнительный триггер и два логических элемента И, первые входы которых соединены с входной шиной, вторые — с выходами дополнительного триггера и дополнительными входами двоичного счетчика, третий вход одного дополнительного элемента И соединен с выходом блока сравнения двоичных сигналов, а выходы дополнительных элементов И соединены со входами RS-триггера, причем один вход дополнительного триггера соединен с первой шиной сигнала управления, а второй — с выходом третьего элемента И.

Источники информации, принятые во внимание при экспертизе

1. Патент Франции 92098921, кл. Н 03 К 23/00, 14.04.72.

2. Заявка Японии 945-39079, кл. 98(5) с 32, 08.05.70.