Постоянное запоминающее устройство

 

01 694897

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

Ф г с (61) Дополнительное к авт. свид-ву (22) Заявлено 23.08.76 (21) 2398783/18-24 с присоединением заявки № (23) Приоритет (43) Опубликовано 30.10.79. Бюллетень № 40 (45) Дата опубликования описания 30.10.79 (51) М. Кл. б 11С 17/00

Государственный комитет (53) УДК 628.327.6 (088.8) ло делам изобретений н открытий (72) Авторы изобретения

А. И. Беляков и А. И. Журавлев (71) Заявитель

Особое конструкторское бюро вычислительной техники

Рязанского радиотехнического института (54) ПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Изобретение относится к вычислительной технике и может быть использовано в трансформаторных постоянных запоминающих устройствах (ПЗУ).

Известны постоянные запоминающие устройства трансформаторного типа, содержащие модули трансформаторов, прощитые числовыми проводами и выходными обмотками, подключенными к входам соответствующих усилителей считывания, выходные 10 элементы ИЛИ, адресный и числовой регистры, дешифраторы адреса первой и второй ступени, адресные формирователи, устройство управления.(1).

Недостаток известных устройств — огра- д ниченное быстродействие.

Время цикла трансформаторного ПЗУ (Т„) определяется по формуле

Тп: tâ,+ tâ+ t„ç

20 где 4 — задержка схем электроники обрамления;

4 — длительность импульса тока опроса числового провода; г, — время спада напряжения в выходной обмотке трансформатора, вызванного рассасыванием магнитной энергии.

В первом приближении можно считать, что 4„= (2+3) t„30 довательно, основную долю времени Тц занимает время t, .

В известных ПЗУ циклы работы во времени не совпадают.

Однако модульная организация накопителя позволяет частично совместить во времени циклы работы устройства, если в предыдущем цикле опрашиваются числовые провода, относящиеся к разным модулям трансформаторов.

В этом случае нет необходимости ждать, пока кончится время 4„т. е. окончания переходных процессов в выходных обмотках, и можно по заднему фронту импульса тока опроса начинать следующий цикл работы.

Наиболее близким к предложенному является постоянное запоминающее устройство, содержащее накопитель, выходы которого подключены к соответствующим усилителям считывания, выходы усилителей считывания подсоединены к входам элементов ИЛИ, выходами подключенных к соответствующим входам регистра числа, один из выходов которого подключен к одному из входов блока управления. Выходы блока управления подключены соответственно к регистрам адреса первой и второй ступеней, адресным формирователям и усилителям считывания, входы адресных формирователей — к соответствующим выхо3 дам дешифраторов адреса первой ступени, а выходы — к дешифратору адреса второй ступени, выходы которого подсоединены к входам накопителя. Входы дешифраторов адреса первой ступени подключены к соответствующим выходам регистров адреса первой и второй ступеней (2).

Цель изобретения — повышение быстродействия устройства.

Поставленная цель достигается тем, что устройство содержит схему сравнения, один из входов которой подключен к соответствующему выходу регистра адреса второй ступени, а другой — к соответствующему входу регистра адреса второй ступени, выход схемы сравнения подсоединен к одному из входов блока управления.

На чертеже показана функциональная схема устройства.

Устройство содержит накопитель 1, регистр 2 адреса первой ступени, регистр 3 адреса второй ступени, дешифраторы 4 адреса первой ступени, адресные формирователи 5 и 6, дешифратор 7 адреса второй ступени, элементы ИЛИ 8, на входы которых заведены выходы усилителей 9 считывания одноименных разрядов, регистр 10 числа, блок 11 управления, схему 12 сравнения, входные шины 13 регистра адреса, шину 14 сигнала обращения к устройству, шину 15 сигнала разрешения смены адреса, шину 16 сигнала выдачи информации.

Работает устройство следующим образом.

На адресный регистр поступает код адреса, а на блок управления по шине 14 — сигнал обращения к устройству, запускающий блок 11 управления, который вырабатывает синхроимпульсы для управления работой всех узлов. По сигналу с блока управления происходит запись кода адреса в адресный регистр.

Код адреса с разрядом регистра адреса первой ступени поступает на дешифратор первой ступени, сигнал с выхода которого через адресный формирователь подается на дешифратор второй ступени. С разрядов регистра второй ступени адрес числового провода подается на дешифратор первой ступени, сигнал с выхода которого через адресный формирователь проходит также на дешифратор второй ступени.

С блока управления на усилители считывания поступает стробирующий импульс, а на регистр числа и во внешние цепи — сигнал выдачи информации по шине 16.

После перезаписи кода адреса блок управления выдает сигнал по шине разрешения смены адреса и на входные шины 13

l0

З0

50 поступает адрес следующего слова, а на шину 14 — сигнал обращения к устройству.

С выходов и входов разрядов регистров адреса на входы схемы сравнения поступает адрес, в который входит опрашиваемый числовой провод и адрес группы числовых проводов, в которую входит следующий выбираемый числовой провод.

В случае равенства этих адресов, т. е. когда опрашиваемый числовой провод и провод, который должен быть опрошен в следующем цикле, содержатся в одной группе, с выхода схемы сравнения на выход устройства управления подается сигнал совпадения и блок управления начинает следующий цикл работы после окончания предыдущего цикла

Предложенное устройство дает значительный выигрыш по быстродействию для многопрограммных устройств управления.

Формула изобретения

Постоянное запоминающее устройство, содержащее накопитель, выходы которого подключены к соответствующим усилителям считывания, выходы усилителей считывания подключены к входам элементов ИЛИ, выходы которых подключены к соответствующим входам регистра числа, один из выходов которого подключен к одному из входов блока управления, выходы блока управления подключены соответственно к регистрам адреса первой и второй ступеней, адресным формирователям и усилителям считывания, входы адресных формирователей подключены к соответствующим выходам дешифраторов адреса первой ступени, а выходы — к дешифратору адреса второй ступени, выходы которого подключены к входам накопителя, а входы дешифраторов адреса первой ступени подключены к соответствующим выходам регистров адреса первой и второй ступеней, отличающееся тем, что, с целью повышения быстродействия устройства, оно содержит схему сравнения, один из входов которой подключен к соответствующему выходу регистра адреса второй ступени, а другой — к соответствующему входу регистра адреса второй ступени, выход схемы сравнения подключен к одному из входов блока управления.

Источники информации, принятыс во внимание при экспертизе

1. Брик F. А. «Техника ПЗУ», М., Сов.

Радио, 1973, с. 97.

2. Авторское свидетельство СССР № 364027, кл. G 11С )7/00, 19?4 (прототип).

694897

Г „ 1

Составитель В. Гордонова

Редактор И. Грузова

Техред Н. Строганова

Корректор О. Данншева

Типография, пр. Сапунова, 2

Заказ 2925/3 Изд. № 627 Тираж 877 Подписное

НПО «Поиск» Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5