Ассоциативное запоминающее устройство

 

ПИСАНЫ"

Союз Советских

Социапистичесних

Респубпии

О Е

ИЗОБРЕТЕН ИЯ (и 714499 (61) Дополнительное к авт. свнд-ву (22) Заявлено 19 05.77 (21) 2486989/18-24 (5) ) Щ f(p с присоединением заявки Ж (23) Приоритет

G 11 С 15/00

Йоударстееинык комитет.СССР по делам изобретений и открытий

Опубликовано 05, 02.80. Бюллетень Юе 5 (53) УДК 681.

327 6 {088 8) Дата опубликования описания 05.02.80

Г. Г. !кощеев н Л. Я, Шнфрнна (72) Авторы изобретения (7l) Заявитель (54) АССОЦИАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

/ 1

Изобретение относится к области запомннающнх устройств.

Одно нз известных ассоциативных запоминающих устройств (АЗУ) построено в виде матрицы ассоцнативной памяти на от дельных ассоциативных ячеиках паМяти, 5 непосредственно в которых возможно вынолненне операцнн сравнения (1), Это позво ляет выполнять. операцию сравнення заданных прнзнаков с признаками всех хранящих

10 ся в устройстве слов одновременно н по всему объему запоминающего устройства.

В этом устройстве каждое новое слово поступает на входные шины АЗУ и, в случае отрицательного результата сравнения, записывается в запоминающее устройство по адресу, код которого задан на адресные. шины АЗУ от счетчика адреса через дешифратор адреса.

Цеобходнмость собствен1юй схемы сравнения для каждой ячейки памяти приводит к тому„что АЗУ, построенное на отдельных ассоциативных ячейках памяти, имеет

"1 больп ой объем оборудования, Из известных устройств наиболее блнз кнм техническим решением к данному нзо- бретенню является ассоциативное запоминающее устройство, содержащее счетчик, выходы которого подключены ко входам де-. шифратора, а вход — к одному нз выходов блока управления н управляющему входу адресного накопителя, и шины опроса (21 °

Недостатком этого устройства является невысокое быстродействие, обусловленное последовательным опросом.

Белью настоящего изобретения является повышение быстродействия устройства.

Это достигается тем, что устройство содержит оперативные накопители, шифратор и элементы И н ИЛИ, причем адресные шины оперативных накопителей одноименных разрядов подключены к шинам опроса, входные шины оперативных цакопнтелейк соответствующим выходам дешифратора, управляющие шины оперативных накопителей соедннепы с другимн выходамн блока управления, s выходы опоративнь х накопителей подключены ко входам соответст»у7144 ющих апементов И, abrmmr которых соединены со входами элемента ИЛИ и шифратора 9 выходы которых подключены сооТВеТ ственно ко входу блока управления и входам адреснот о накопителя Ф

На чертеже изображена блок-схема предложенного ус-.ройства.

Устройство содержит счетчик 1, дешифратор 2, оперативные накопители 3, объединенные в числовые линейки 4 с адресными панами 5, элементы 6 И, элемент 7 ИЛИ, шифратор 8, адресный накопитель 9, блок 10 управления, Числовые линейки 4 образуют ассоциативный накопитель 1 1,, Адресные шийы 5 накопителей 3 однс именных разрядов подключены к .шинам

12=бпроса, связанным с шинами 13 накопителя 9, управляющий вход которого соeIIHHeH с одним из выходов блока 10 уп- 20 равления. Входные шины накопителей 3 ждключены K соОтветствующим Выходам дешифратора 2, paaIIIIIOIIIHe шин л 14- и

15 накопителей 3 соединены .с другими выходами блока 10. BbIKoe*r накопителей 25

3 одноименных числовых линеек 4 подключены ко входам соответствующих элементов 6 И» Выходы которых соединенье со Входами элемента 7 ИЛИ и шифратора 8р выходы кОторьцс подключены соо Р- ЗО ветстаепно ко входу блока управления 10 и Входам накопителя 9, Устройство работает следующим образом.

В случае отсутстВия обращения к ас

ooIIHaTHaHo y запоминающему устройству счетчик 1 HGKoIIHToII a таком состоянии, что формирует через дешифратор 2 ло- гическую 1 йодаВаемую HQ вход оче редной свободной линейки 4 ассоциатив- <О ного накопителя 11, выполненной, например, на ийте.ральных микросхемах типа

oIIepaTHaHwo ЗУ с организацией памяти

2" одиоразрядных слов.

Входное саМо поступает на шины 12 и с них на шины 13 накопителя 9 и HR шийы 5 линеек 4 ассоциативного накопителя 11, Шины 12 условно разделены на участки по i шин в каждом. Любой такой участок йеэависимо оТ йругого соз N дает адрес на соответствующий накопи тель 3 каждой линейки 4. Так, первый . Участок, включающий 1 первых шин 12, задает адреса йараллельно на все первья накопители 3 каждой линейки 4 (верхние 55 иа чертеже и т, д, °

Кроме того, при поступлении входного слова начинает работу блок 10 управле, Ц, ! .

99 ния, в котором запускается микропрограмма, действующая в течение цикла обработки одного, входного слова.

По команде, сформированной на выхопе 16 блока 10 управления, происходит опрос всех накопителей 3 ассоциативного накопителя 11, т.е. Сравнение признаков происходит по всему объему запоминающего устройства одновременно.

Еслн информация поступила первично, то ни в одной линейке 4 не будет такого состояния, чтобы на всех ее выходах были логические "1, обозначающие совпадение поступившей информации с ранее записанной. На всех выходах элементов 6

И будут поступающие на входы элемента

7 ИЛИ логические "О, KoTopbre формируют на ее выходе логический "0". По нему блок 10 управления На выходе 17 формирует команду Запись, разрешающую запись логической "1", поступившей с выхода дешифратора 2 на вход очередной свободной линейки 4, в каждый накопитель 3 линейки 4 по адресам, заданным на шинах 12.

После записи, произведенной в оперативные накопители 3 ассоциативного накопителя. 11, с выхода 16 блока 10 управления снова поступает команда опроса и опрашивает линейки 4 по тем же адресам, в результате чего на всех выходах линейки 4, куда была произведена запись, появятся логические "1", поступаю щие На входы соответствующего элемента

6 И, На выходе этого элемента формируется логическая 1, которая одновременно с логическими 0 с выходов остальных алементов 6 И поступает на входы шифратора 8 и формирует на его выходах поступающий на адресные входы накопителя 9 Korr адреса, по которому должна быть записана входная информация в накопитель 9.

К моменту установки кода апреса на адресных входах.накопителя 9 блок 10 управления формирует на. выходе 18 команду, по которой происходит запись вхопной информации в накопитель 9. По атой же команпе с выхода 18 пройзводится сдвиг счетчика 1 на единицу с целью подготовки очередной свободной линейки 4 ассоциативного накопителя 11 к приходу новой входной информации, При повторном поступлении входной информации в результате опроса ассоциативного накопителя 11 по адресам, заданным входной информацией, на всех выходах ли йейки 4, куда ранее была записана ата

5 — 714499 6 информация, появляются логические "1", го подключены ко входам дешифратора, а формирующие «1 на выходе соответству- вход - к одному из выходов блока управющего элемента 6 И. Эта "1" поступает лений и управляющему входу адресного на вход элемента 7 ИЛИ и приводит к накопителя, и шины опроса, о т л и ч апоявлению логической "1" на его выходе, ю m е е с я тем, что, с целью повыкоторая поступает на вход блока 10 управ- щения быстродействия устройства, оно пения и запрещает формирование команды содержит оперативные накопители, шифраЗапись в накопители 9 и 11 и запрет тор и элементы И и ИЛИ, причем адребсдвига счетчика 1. ные шины оперативных накопителей одКроме того, уровень логической 1 в поименных разрядов подключены к шинам на выходе одного элемента 6 И и уров опроса, входные шины оперативных нани логических О на выходах остальных копителей - к соответствующим выходам элементов 6 И поступают на шифратор Й дешифратора, управляющие шины оперативи формируют на его выходе код адреса,: " ных накопителей соединены с другими выпо которому была записана входная ин-. j.S ходами блока управления, а выходы опеформация, что дает, при необходимости, ративных накопителей подклкчены ко вховозможность ее считываний при подаче дам соответствующих элементов И, выкоманды считываний на накопитель 9. ходы которых соедйнены со входами элеПараллельный опрос. позволяет сущест- мента ИЛИ и шифратора, выходы которых венно увеличить быстродействие АЗУ йо gg подключены соответственно ко входу блоI сравнению с прототипом.. ка управления и входам адресного накоКроме того, описанное устройство йе- пителя, эволяет уменьшить йотребляемую мощность за счет использования оперативных Источники информации, запоминающих устройств, построенных йа 25 принятые во внимание цри экспертизе транзисторах и выпускаемых промышленностью в интегральном исполнении, в то; i 1, Авторское свидетельство СССР время, как в прототипе используются фер- И 513393, кл. С 11 С 15/ОО, ритовые сердечники, работающйе с больши 09.08.73, ми токами перемагничивания. 3o 2. Ли Си Кен. Проектирование и цри- менение постойптых ассоциативных заФ о р м у л а и з о б р е т е н и я +поминающих устройств, серия Приборы н устройства радиоэлектронной техники -.

Ассоциативпое запоминающее ус грей .и автоматики", Л., 1972 с. 3-10 (цро-, ство, содержащее счетчик, выходы котщюз5 тотип), 1 (; 714499

Корректор С. Шекмар

Подписное

Составитель В. Рудаков редактор М. Минаев Техред О. Легеза

Заказ 9301/52 Тираж 662

UHHHflH Государственного комитета СССР о делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., a. 4/5

Филиал ППП Патент, г. Ужгород, уп. Проектная, 4