Преобразователь двоично-десятичных чисел в двоичные
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
Союз Советских
Социалистических
Республик у 5
/ : .1; *, .
2 (61) Дополнительное к авт. свид-ву(22) Заявлено 13,0862 (21) 790786/18-24
5/02 с присоединенИем заявки М—
Государствеииый комитет
СССР ио делам изобретений и открытий (23) Приоритет
Опубликовано 25Ю2.80. Бюллетень Мо 7
1.325
88.8) Дата опубликования описания 250280
/ (72) Авторы изобретения
М.И. Сухомлинов,B.È. ВыхоВанец, A.C.Ãîí÷àðîâ и Э.Л.Онищенко (71) Заявитель (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНО-ДЕСЯТИЧНЬЖ
ЧИСЕЛ В ДВОИЧНЬЖ
Изобретение относится к области > автоматики и цифровой вычнслительной техни ки и может быть и споль зо вано при построении блоков преобразования двоично-десятичных чисел в двоичньре - и двоичных чисел в двойчно-десятичные.
Известен преобразователь двоичнодесятичных чисел в двоичные (1), содержащий сдвиговый регистр, сдвиго» вую тетраду, два триггера задержки и два одноразрядных сумматора.
Недостатком известного устройства является сравнительно большой обьем аппаратуры и невозможность преобразования дробных двоичных чисел в двоично-десятичные.
Наиболее близким по технической сущности и конструктивному решению является преобразователь(2) двоичнодесятичних чисел в двоичные, содержащий сдвиговый регистр, сдвиговую тетраду, соединенные последовательно первый и второй триггеры задержки, одноразрядный сумматор, первый и второй элементы И, первые входы которых соединены с выходом старшего разряда сдвигового регистра и выходом второ- го регистра задержки соответственйб;""
2 выход старшего разряда сдвигового регистра соединен со входом первого триггера задержка, управляющие входы сдвигового регистра, сдвиговой тетради и триггеров задержки со-, единены с управляющей шиной преобразователя .
Кроме того, известный преобразователь содержит второй сумматор, наборное поле, дешифратор наборного поля, переключатель режимов, генератор пачек импульсов.
Недостатком этого устройства является его сложность и невозможность преобразования дробных двоичных чисел в десятичные.
Целью изобретения является расзииI
: рение функциональных возможностей, заключающееся в преобразовании как целых двоично-десятичных чисел в двоичные, так и дробных двоичных чисел
/ в двоично-десятичные и упрощение преобразователя.
Это достигается тем, что он соцержит управляющий триггер, третий, четвертый, пятый, шестой и седьмой элементы И, первый и второй элементы
ИЛИ, выходы которых соединены со входами одноразрядного сумматора, первые
717754 входы элементов ИЛИ соединены с выходами соответственно первого и второго элементов И, вторые входы которых соединены с первым выходом управляющего триггера, вторые входы элементов ИЛИ соединены с выходами третьего и четвертого элементов И соответственна, первый вход третьего элемента И соединен с выходом предпоследнего разряда сдвигового регистра, а второй вход — со вторым выходом управляющего трйггера, первый вход четвертого элемента И сОединен с выходом сдвиговой тетрады и с первым входом пя-. того элемента И, выход которого соединен с первым входом сдвигового регистра, второй вход четвертого элемента И соединен с первым входом шестого элемента И и шиной ввода преобразователя, второй вход шестого элемента И соединен с первым входом седьмого элемента И и с выходом одноразрядного сумматора, выход шесто- го элемента И соединен со вторым входом сдвигавого регистра, второй вход пятога элемента И соединен со вторым входом седьмого элемента И и шиной вывода преобразователя, выход седьмого элемента И соединен со входом сдвиговой тетрады.
Блок-схема предлагаемого устройства представлена на чертеже. са следу ющими позициями.
Сдвиговый регистр 1, триггеры задержки 2,3, одноразрядный сумматор 4, сдвиговая тетрада 5, управляющий триггер 6, элементы И 7 — 13, элементы
ИЛИ 14 — 15, шина ввод - 16, ши-, на вывод †. 17, шина импульсов сдвига — 18.
Первый выход сдвигавого регистра
1 соединен со входом первого триггера задержки 2 и входом первого эле "мента И 7. Выход второго триггера задержки соединен са входом второго
" элемента И 8. Второй выход сдвигового регистра 1 соединен со входам третьего элемента И 9, Первые Входы четвертого и пятого элементов И 10
11 соединены с выходом сдвиговой тетрады..Входы шестого и седьмого эле- ментов И 12 — 13 соединены с выходом . одноразрядного сумматора 4, входы которога соединены с выходами первого и второго элемейтав ИЛИ 14 -15.
Перевод целых десятичных чисел в двоичные производится согласно сле:дующего выражения . К= (4„-Ro1o+a „) о о+."+ ц i -го разряда двоична-десятичного числа, n . - номер разряда. Предлагаемое устройство работает следуЮщим образом.-Сигналом по шине . ввод 16 открйваются элементы И 4,12. При помощи устройства ввода (на чертеже не показано) в сдвиговую тетраду 5 заносится значений старшего разряда двоична-десятичного числа. Посредством импульсов сдвига число из сдвигавай тетрады 5 через элемент И 10 и элемент HJIH 15 падается на - вход одноразрядного сумматора 4.На второй вход сумматора через элемент И 9, открытый потенциалом с выхода триггера 6, и элемент ИЛИ 14, подается содержимое сдвигавога регистра ® (регистр перед началом преобразования обнуляется) . С выхода сумматора число поступает через элемент И 12 на вход сдвигавого регистра 1. В следующем цйкле производится умножение занесенного в регистр 1 числа на1010. Для этого управляющий триггер 6 переводится в состояние нуля и открывает элементы И 7,8, через которые число из регистра подается в .сумматор 2 ) rro двум цепям со сдвигом на один и . три разряда. Сложение в сумматоре 4 сдвинутых таким. образом чисел равносильчо умножению íà 1010. Далее ойисанный процесс повторяется для после25 дующих Цифр числа. После ввода последней цифры числа происходит блокировка умножения на 1010 (цепи блокировки на чертеже не показаны) . преобразование двоичной дроби в Зо двоична-десятичную происходит при поступлении сигнала вывод по шине l7, который отКрывает элеМенты И 11, 13. Сначала двоичная дробь заносится - в сдвиговый регистр l, Затем при по35 мощй HMrryJII coa сдвига она поступает в одноразрядный сумматор 1, при этом,. производится умножение на 1010. Получаемый результат с выхода сумматора 4 через элемент И 13 поступает в сдвигающую тетраду и"через элемент И 11 с выхода тетрады на вход регистра. После окончания сдвига в тетраде фиксируется эквивалент первой десятичной цифры. ! 45 Процесс преобразованйя продолжается до получения нужного чйсла разрядов, Пяклический процесс перевода чисел позволяет использовать для постро-ения преобразователей наряду со стаЯ тичеакими так же и динамические реги стры. В этом случае осуществляется непрерывное циркулирование преобразу . емого" кода по цепи регистр, триггеры задержки, сумматор при выработке им пульсов выбора тетрад и импульсов сдвига тетрад. Таким образом, предложенное устройство позволяет производить как перевод двоична-десятичных чисел в двоичные, так и обратное преобразование двоич6О ной дроби в двоична-десятичную форму. Предлагаемое устройство позволяет также сократить объем аппаратуры двоична-десятйчных преобразователей, поскольку ясключает один из сумматоров 6 известных устройств. 717754 Формула изобретения 8 ЯУВИ Составитель М.Аршавский ТехРеД:3.Фанта КоРРектоР Е. Папп. Редактор Э.Губницка я Тираж 751 Подпис ное ЦНИИПИ Государственного комитета тета ССС.Р ао делам изобретений z открытий д.4 113035, Москва, Ж-35, Раушская наб., д. Филиал ППП Патент, r.Óæãîðîä, ул.Проектная Заказ 9848/66 Преобразователь двоично-десятичных чисел в двоичные, содержащий сдвиговый регистр, сдвиговую тетраду, cue= диненные последовательно первый и второй триггеры задержки, одноразрядный 5 сумматор, первый и второй элементы И, первые входы которых соединены соответственно с выходом старшего разряда сдвигового регистра и выходом второго триггера задержки, выход старше- )Q го разряда сдвигового регистра соединен со входом первого триггера задер- жки, управляюцие входы сдвигового регистра, сдвиговой тетрады и триггеров задержки соединейы:с .Управляюцей ши.ной преобразователя, о т л и ч а ю щ. и и с я тем, что с пелью расшйре ния диапазона чисел преобразования, и упроцення преобразователя, îí содержит управляюций триггер, третий, четвертый, пятый, шестой и седьмой элементы И, первый и второй элементы ИЛИ, выходы;которых соединеий со вхо-дами одноразрядного сумматора, первые входы элементов или соединены с выхо- дами соответственно первого и второго 25 элементов И, вторые входы которых соединены с первым выходом управляющего триггера, вторые входы элементов ИЛИ соединены с выходами третьего и четвертого элементов И соответственно, первый вход третьего элемента И соединен с выходам предпоследнего разря-да сдвигового регистра, а второй вход — со вторьм выходсм управляюцего триггера, первый вход четвертого элемента И соединеч с выходом сдвиговой тетрады и с нервыа входом пятого элемента И, выход которого соединен с первым входсм сдвигового регистра, второй вход четвертого элемента И соединен с первым входом шестого элемента И и шиной ввода преобразователя, второй вход шестого элемента И соединен. с первьм входсм седьмого элемента И и с выходсм одноразрядного сумматора, . выход шестого элемента И соединен со вторым входом сдвигового регистра, второй вход пятого элемента И соединен со вторьм входом седьмого элемента И и шиной вывода преобразователя, выход седьмого элемента И соединен со входом сдвиговой тетрады. Источники инфоРмации принятые во внимание при экспертизе 1. Авторское свидетельство СССР Р 133681, кл. 506F 5/02, 29.02.1960. 2.; Авторское свидетельство СССР Р. 140269, кл. @06 Р 5/02,16,11.1960.
