Стохастическое устройство для деления и умножения

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. сеид-ву (22) Заявлено 270375 (21) 2117519/18-24 (51) М. КЛ.

2 с присоединением заявки ¹ 2542913/18-24 (23) Приоритет 30.07 ° 76

Опубликовано 150680. Бюллетень ¹ -22

Дата опубликования описания 1 506.80

G 06 F 15/36

G F 7/52

Государственный комитет

СССР по делам изобретений и открыли и (53) УДК 681. 3 (088. 8) (72) Автор изобретения

B.M. Ерухимович (7i) Заявитель (54) СТОХАСТИЧЕСКОЕ УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ

И УМНОЖЕНИЯ

Изобретение относится к вычислительной технике и может быть использовано в стохастических машинах для решения и умножения аналоговых вели5 чин .

Известны вероятностные множительные устройства, содержащие датчики случайных чисел, денфирующие преобразователи, блоки сравнения, элементы И (1).

Эти устройства обеспечивают возможность выполнения только одной операции и отличаются невысоким быстродействием.

Наиболее близким является устройство для деления аналоговых величин, содержащее декодирующий преобразователь, блок сравнения и счетчик, выход которого является выходом устройства, управляющий вход декодирующего преобразователя является первым входом устройства, а выход соединен с первым входом блока сравнения, второй вход блока сравнения является вторым входом устройства, выход блока сравнения соединен со входом счетчика, а по входу декодирующего преобразователя подключен выход датчика случайных чисел (2).

Это устройство обеспечивает воэможность выполнения только одной операции — деления, и достижение высокой точности вычислений для него приводит к значительному снижению быстродействия, (при использовании датчиков случайных чисел точность вычислений находится в зависимости от длины декодируемой последовательности, представляющей результат вычислений).

Цель изобретения — повышение быстродействия.

Цель достигается тем, что устройство дополнительно содержит и-разрядной сдвиговый регистр с обратной связью, группу и сумматоров по модулю два, второй декодирующий преобразователь, второй блок сравнения и элемент И, первые выходы разрядов сдвигового регистра с обратной связью соединены со входами соответствующих разрядов второго декодирующего преобразователя, выход которого соединен с первым входом второго блока сравнения, второй вход которого является вторым входом устрой741275

45 ства, выходы первого и второго блоков сравнения соединены со входами элемента И, выход которого соединен со- входом счетчика, вторые выходы разрядов сдвигового регистра с обратной связью соединены со входами соответствующих разрядов группы сумМаторов по модулю два, кроме и-го сумматора по модулю два, второй вход которого соединен с первым входом . первого сумматора по модулю два, выходы разрядов группы сумматоров по модулю два подключены ко входам разрядов первого декодирующего преобразователя.

На чертеже представлена блок-схема устройства для деления и умножения 15 аналоговых величин.

Устройство содержит п-разрядный сдвиговый регистр 1 с обратной связью группу 2 из и сумматоров по модулю два, декодирующие преобразователи 20

3,4, блоки 5,6 сравнения элемент И 7, счетчик 8. Выходы разрядов сдвигового регистра 1 присоединены к соответствующим входам декодирующего преобразователя 3 и ко входам группы 2 сумматоров по модулю два, выходы которой присоединены по перекрестной схеме ко входам декодирующего преобразователя 4.

Выход декодирующего преобразователя 3 присоединен к первому входу блока 5 сравнения, ко второму входу которого подключен аналоговый сигнал а (сомножитель). Выход декодирующего преобразователя 4 присоединен к первому входу блока сравнения 6, ко второму входу которого подключен аналоговый сигнал в (сомножитель-делимое), опорное напряжение декодирующего преобразователя 4 задается аналоговым сигналом с. Выходы блоков срав- 40 нения 5 и 6 присоединены ко входам элемента И 7, выход которого подключен к счетному входу счетчика 8.

Устройство работает следующим образом.

С помощью и-разрядного сдвигового регистра с обратной связью генерируется периодическая последовательность п-разрядных псевдослучайных чисел с равномерным (с погрешностью поряд- 50

-Fl ка 2 ) распределением вероятностей их появленря, т.е. разряды регистра

1 порождают двоичные псевдослучайные последовательности, математическое ожидание которых равно коэффициент в заимной корреляции, равный нулю, и период, равный 2"-1 тактов. указанными свойствами обладают также двоичные последовательности на выходах группы 2 сумматоров по модулю два, подключенных к разрядам сдвиго- 60 вого регистра 1. Следовательно, на выходах и сумматоров группы 2 по модулю два может быть образована последовательность и-разрядных псевдослу,чайных чисел с равномерным распреде- 65 лением вероятностей. для исключения ! функциональной линейной зависимости между разрядами чисел обеих последовательностей подключение группы 2 сумматоров осуществляется следующим способом:

Р) = m>® m>-<

Р 2 = m „16 m h- 2

РИ q = шд® щ

Ри ш ®ши где Р1 — выход первого сумматора группы 2, соответствующий старшему разряду псевдослучайного числа;

Р„ - выход п-го сумматора группы

2, соответствующий младшему разряду псевдослучайного числау

m„ выход старшего разряда регистра 1;

m — выход младшего разряда регистра 1.

С помощью декодирующего преобразователя 3 и блока 5 сравнения аналоговая величина 2 преобразуется в псевдослучайную последовательность, математическое ожидание которой пропорционально величине а. С помощью декодирующего преобразователя 4,опорное напряжение которого пропорционально аналоговой величине.с, и блока сравнения 6 аналоговая величина Ь преобразуется в псевдослучайную последовательность, математическое ожидание которой пропорционально величине ф Последовательности на выходах блока 5,6 сравнения имеют период 2 -1 тактов н с погИ решностью порядка 2 взаимно некоррелированы. На выходе элемента И 7 образуется последовательность с математическим ожиданием, пропорциональным величине аЬ. К выходу элемента H 7 подключен счетный вход счетчика 8, коммутируемый на максимальный период 2"-1 тактов и воспроизводящий в двоичном коде результат деления и умножения аналоговых величин.

Применение п-разрядного сдвигового регистра с обратной связью для преобразования первой аналоговой величины и и сумматоров по модулю два для преобразования второй аналоговой величины в линейно независимые (с погрешностью hîðÿäêà 2 " ) псевдослучайные последовательности, период которых равен 2 -1 тактов, позволяет выполнить операции движения и умножения аналоговых величин за 2"-1 тактов с погрешностью порядка 2 .

При заданной точности вычислений, определяющей разрядность,быстродействие данного устройства превышает быстродействие известных устройств приблизительно в 2 раэ, Il

Формула изобретения

Стохастическое устройство для де-

1ления и умножения, содержащее деко741275

ЦНИИПИ Заказ 3326/7 Тираж 751 Подписное

Филиал ППП Патент, r. Ужгород, ул . Проектная,4 дирующий преобразователь, блок сравнения и счетчик, выход которого является выходом устройства, управляющий вход декодирующего преобразователя является первым входом устройcTBа, а выход соединен с первым входом 5 блока сравнения, второй вход блока сравнения является вторым входом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, оно дополнительно содержит и-разрядный сдвиговый регистр с обратной связью, группу и сумматоров по модулю два, второй декодирующий преобразователь, второй блок сравнения и элемент И первые Выходы разрядов сдвигового регистра с обратной связью соединены со входами соответствующих разрядов второго декодирующего преобразователя, выход которого соединен с первым входом второго блока сравнения, второй вход иоторого является вторым входом устройства, выходы первого и второго блоков сравнения соединены со входами элемента И, выход которого соединен со входом счетчика, вторые выходы разрядов сдвигового регистра с обратной связью соединены со входами соответствующих разрядов группы сумматоров по модулю два, кроме и-го сумматбра по модулю два, второй вход которого соединен с первым входом первого сумматора по модулю два, выходы разрядов группы сумматоров по модулю два подключены ко входам разрядов первого декодирующего преобразователя.

Источники информации, принятые во внимание при экспертизе

1. Яковлев В.В., Федоров P.Ô.

Стохастические вычислительные машины. Л., 1974, с. 51-60.

2. Авторское свидетельство СССР

М 321822, кл. G 06 G 7/16, 1971.