Преобразователь двоично-десятичных чисел в двоичные

 

атонтко--" 1ескае

ОПИ А - E

ИЗОБРЕТЕНИЯ

Союз Советсннк

Социалистических

Республик

< 746496

К АВТОРСКОМУ СВИ ЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву(22) Заявлено 1011-75 (21) 2188726/18-24 (5))M, Кл.2

G Об F 5/02 с присоединением заявки Нов государственный комитет

СССР но делам изобретений и открыти и (23) Приоритет—

Опубликовано 070780. Бюллетень Мо 25

Дата опубликования описания 1007.80 (5Ç) УДК 681 . 3 2 5 (088. 8 ) (72) Авторы изобретения

В.A.Иванов и Ю.С.Пономарев. (71) Заявитель (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНО-ДЕСЯТИЧНЫХ

ЧИСЕЛ В ДВОИЧНЫЕ

Изобретение относится к областй автоматики и цифровой вычислительной техники и может быть использовано при построении двоично-десятичных преобразователей в составе вычислительных машин и специальных устройств.

Известен преобразователь двоичнодесятичных чисел в двоичные, содержащий регистр сдвига, разделенный на тетрады, блоки коррекции, входы которых соединены с выходами тетрад, а выходы соединены со входами тетрад, регистр результата и блок управления (1j.

Однако это устройство имеет относительно низкое быстродействие.

Наиболее близким по техничеСкой сущности и схемному решению к предло-. женному является преобразователь, содержащий накопитель результата, регистр входного числа, состоящий из тетрад, генератор серий импульсов, блоки коррекции по числу тет-. рад. Первые группы входов блоков Коррекции соединены с выходами одноименных тетрад. Первые группы выходов блоков коррекции соединены с соответствующими входами одноименных тетрад, Вторая группа входов каждого блОка коррекции соединена со второй группой выходов блока коррекции, сОответствующего старшей тетраде. Выход генератора серий импульсов соединен с управляющйми входами блоков коррекции и первым входом накопителя резУльтата. Кроме того известное устройство содержит блок переноса, а регистр входного числа является также сумматором (21.

Однако зто устройство также имеет относительно низкое быстродействие и сравнительно большой объем аппаратуры. . Цель изобретения - увеличение скорости преобразования и упрощение преобразователя.

Это достигается тем, что в устройстве каждый блок коррекции содержит параллельный сумматор и сумматор по модулю два, первая группа входов которого соединена с первой группой входов параллельного сумматора и является первой группой входов бло,ка коррекции. Вторая группа входов сумматора по модулю два соединена с

:выходами трех старших разрядов и выходом переноса параллельного сум746496 матора. Управляющий вход сумматора по модулю"два является управляющим входом блока коррекции. Вторая груп па входов параллельного сумматора является второй группой входов блоКа коррекции. Третья группа входов параллельного сумматора каждого блс ка коррекции, кроме блока коррекци соответствук1щего младшей тетраде, соединена с выходом младшего разряд«.. старшей тетрады. Первый и второй (О входы накопителя результата соединены соответственно с выходом младшего разряда младшей тетрады и выходом младшего разряда параллельного сумматора блока коррекции, соответствующего младшей тетраде. Накопитель результата содержит два регистра сдвига, аходы которых являются первым и вторым входами накопителя результата.

Структурная схема предложенного устройства приведена на фиг.1, струк- 20 турная схема накопителя результата представлена на фиг. 2.

Предложенное устройство содержит (см.фиг,1) регистр 1 входного числа с тетрадамй 2, блоки 3 коррекции с па- ; 5 раллельными сумматорами 4 и сумматорами 5 по модулю два, накопитель б результата, генератор 7 серий импульсов, входы переноса иэ предыдущей тетрады 8 и 9, выходы переноса в более младшую тетраду 10 и 11, информационные входы 12 и 13 накопителя результата, управляющий вход 14 накопителя результата, управляющие входы

15 су аторов 5 по модулю два ™ну 35

16 логического нуля. Накопитель б результата (см.фиг.2),содержит ре-гистры 17 и 18 сдвига и имеет выходы

19. Регистр 1 входного числа содержит тетрады 2 по числу тетрад преобразуемого числа. Выходы тетрад (е,, g,h) соединены со входами блока 3 коррекции, содержащего четырехразрядный параллельный сумматор 4 и сумматор 5 по модулю два. Сумматоры 4 имеют по два входа в каждом разряде (а, b,с,d) и по пять выходов(е:t 9 °

k), Сумматор 4 и тетрада 2 регистра 1 содержит по четыре разряда с весами

2 (вход а, выход е), 2"(вход Ь, вы-.. ход ), 2 (вход с, выход g), 2 (вход g()

d,âûõoä h). Выход сумматора 4 являет-. ся выходом переноса (он имеет вес 2 ) .

Сумматор 5 по модулю два является четырехразрядным. Он имеет 4 пары для подачи двух четырехраэрядных чисел.

Устррйство имеет один общий накопительй 6. результата двоичного эквива лента преобразуемого числа и генератор серий импульсов 7, который формирует для преобразования одного числа серию, количество импульсов в кото-6О рой равно половине максимального количества разрядов в двоичном эквиваленте преобразуемого числа. Если количество разрядов нечетно, его необходимо увеличить на единицу. Входные Я клеммы 8 и 9 каждого блока коррекции соединены с выходными клеммами 10 и

11 предыдущего блока коррекции. Выходные клеммы 10 и 11 последнего блока коррекции, подключенного к тетраде с весом 10, соединены с инфор0 мационными входами 12 и 13 накопителя б результата. Выход генератора серий импульсов 7 соединен с клеммами 14 и 15 управляющих входов соот- ветственно накопителя результата б и сумматоров 5 по модулю два. Клемма

16 является входом шины логического нуля. Входы тетрады 2 соединены с выходами сумматора 5. Входы сумматора 5 попарно подключены к выходам четырех разрядов (,g, b,k) сумматора 4. Тетрады 2 соединены соответственно с выходными клеммами 10 и 11 блоков коррекции. Входные клеммы 8 и 9 блока 3 коррекции соединены соответственно с парами одноименных входов b u d и а и с сумматора 4.

Другие одноименные входы а„Ь,с и сумматора 4 соединены соответственно с выходами f,g,h тетрады 2 и шиной логического нуля 16. Накопитель б результата содержит два идентичных регистра сдвига 17 и 18, из которых регистр 17 принимает по входу 12 четные разряды, а регистр 18 по входу

13 принимает нечетные .разряды результата. Для управления занесением информации и последующим сдвигом в регистрах 17 и 18 используется стробирующий вход 14. Выходами накопителя б являются клеммы 19, которые подключены поочередно к разрядам регистров

17 и 18. Устройство работает следующим о6разом.

После занесения информации в регистр 1 на вьжодах — к сумматора

4 образуются новые значения разрядов каждой тетрады 2. В сумматоре 5 производится сложение по модулю два этих значений с содержимым тетрады

2. В момент прихода первого импульса серии от генератора 7 сигналами с выходов сумматора 5 производится инвертирование необходимых разрядов тетрады 2 (по входам а,b,с,d). В результате в регистре 1 происходит обновление информации. Тем же импульсом серии осуществляется занесение двух младших разрядов результата в накопитель б с выходов с сумматора 4 и тетрады 2 с весом 10 . Далее процессы повторяются по каждому импульсу серии, в результате чего в накопителе 6 образуется двоичный эквивалент преобразуемого числа.

Формула. изобретения

1.Преобразователь двоично-десятичных чисел в двоичные, содержащий накопитель результата, регистр входного числа, состоящий из тетрад, гене-

746496

Фиг.Р

ЦНИИП И Заказ 4965/49 Тираж 751 Подписное

Филиал ППП ™ Патент, г. Ужгород, ул.. Проектная,4 ратора серий импульсов, блоки коррекции по числу тетрад, первые группы входов блоков коррекции соединены с выходами одноименных тетрад, первые группы выходов блоков коррекции сое-. динены с соответствующими входами 5 одноименных тетрад, вторая группа входов каждого блока коррекции соединена со второй группой выходов блока коррекции, соответствующего старшей тетраде, выход генератора серий импульсов соединен с управляющими входами блоков коррекции и первым входом накопителя результата, о тл и ч а ю шийся тем, что, с целью увеличения скорости преобразования и упрощения устройства,в нем каждый блок коррекции содержит параллельный сумматор и сумматор по модулю два, первая группа входов которого соединена с первой группой входов параллельного сумматора и является первой группой входов блока коррекции, вторая группа входов сумматора по модулю два соединена с выходами трех старших разрядов и выходом переноса параллельного сум- 25 матора, управляющий вход сумматора . по модулю два является управляющим входом блока коррекции, вторая группа входов параллельного сумматора является второй группой входов блока коррекции, третья группа входов параллельного сумматора каждого блока коррекции, кроме блока коррекции, соответствующего младшей тетраде, соединена с выходом младшего разряда старшей тетрады, первый и второй входы накопителя результата соединены соответственно с выходом младшего разряда младшей тетрады и выходом младшего разряда параллельного сумматора бло- ка коррекции, соответствующего млад- щей тетраде.

2.Преобразователь двоично-десятичных чисел в двоичные по п.1, о т л ич а ю шийся тем, что в нем накопитель результата содержит два регистра сдвига, входы которых являются первым и вторым входами накопителя результата.

Источники информации, принятые во внимание при экспертизе

1.Авторское свидетельство СССР

9 494744, кл. G 06 F 5/02, 1974.

2.Авторское свидетельство СССР

9 517890, кл. G 06 F 5/02, 1975.