Устройство для вычисления коэффициентов обобщенных дискретных функций

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик

«»752347

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 070678 (21) 2631165/18-24 с присоединением заявки ¹

G 06 F 15/31

Государственный комитет

СССР ио делам изобретений и открытий (23) Приоритет

Опубликовано 300780. Бюллетень ¹ 28 (53) УДК 681.3 (088 ° 8) Дата опубликования описания 300780

П.М. Чеголин, Н. В. Нечаев, P.Х. Садыхов и В.С. Кончак

Институт технической кибернетики AH Белорусской ССР» .,с (72) Авторы изобретения (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ КОЭФФИЦИЕНТОВ

ОБОБЩЕНН6Ж ДИСКРЕТНЫХ ФУНКЦИЙ

Изобретение относится к цифровой вычислительной технике и может быть использовано в составе автоматизированного комплекса обработки данных экспериментальных исследований, Известно устройство для вычисления коэффициентов Фурье, содержащее блок ввода ординат, генератор опор-. ной частоты, блок формирования. кодов аргументов, реверсивные счетчики, источник эталонного напряжения, два функциональных преобразователя и блок задержки (1).

Недостатком этого устройства является низкое быстродействие.

Наиболее близким к предлагаемому по технической сущности является устройство для реализации алгоритма быстрого преобразования Фурье, содержащее основной блок памяти, счетчик адреса и арифметический блок, выход которого соединен с информационным входом основного блока памяти, выход которого соединен с первым входом арифметического блока, дешифратор адреса, делитель частоты и преобразователь . напряжения в код (2).

Недостатком устройства является то, что оно позволяет вычислять только коэффициенты дискретного преобразования Фурье.

Цель изобретения — расширение функциональных возможностей устройства за счет вычисления коэффициентов обобщенных дискретных функций в области определения N = p где

Ю р и m — - произвольные целые числа. е

Поставленная цель достигается тем, что в предложенное устройство для быстрого вычисления коэффициен15 тов обобщенных дискретных, функций, содержащее основной блок памяти, .счетчик адреса и арифметический блок, выход которого соединен с информационным входом основного

20 блока памяти, выход которого соединен с первым входом арифметического

:блока, дополнительно введены блок формирования адреса, дополнительный блок памяти, коммутатор и блок вычисления ядра обобщенной функции, содержащий счетчик весовых коэффи- циентов, умножитель, преобразователь двоичного кода в код по модулю р и память ядра, выход которой

39 соединен со вторым входом арифмети752347 ческого устройства, а вход — через преобразователь двоичного кода в код ло модулю р подключен к выходу умножителя, первый вход которого подключен к выходу счетчика адреса, а второй - соедийен с выходом счетчика весовых коэффициентов, первый вход которого является входом значения р, а второй — соединен с выходом сигнала переполнения счетчика адреса и первым входом коммутатора, второй вход которого соединен со входом синхронизации устройства, счетным входом счетчика адреса и разрешающим нходом дополнительного блока памяти, управляющий вход коммутатора подключен к перному выходу блока формирования адреса и входу выбора операции дополнительного блока памяти, адресный вход которого подключен к выходу счетчика адреса, первый вход арифметического блока подключен к выходу и информационному входу дополнительного блока памяти, выход коммутатора подключен ко входу блока выработки адреса и через линию задержки — к раз- 25 решающему входу основного блока памяти, адресный вХод и вход выбора операции которого соединены соответственно со вторым и третьим выходами блока формирования адреса.

На чертеже представлена блок-схема устройства, Схема содержит блок 1 формирования адреса, основной блок 2 памяти,дополнительный блок 3 памяти, 35 арифметический блок 4, коммутатор

5, линию б задержки, адресный счетчик 7 и блок 8 вычисления ядра обобщенных дискретных функций, выход 9 блока формирования адреса, первый вход 10 арифметического 40 блока, выход 11 арифметического блока, первый вход 12 блока вычисления ядра, его выход 13, второй вход 14 арифметического устройства, второй вход 15 блока вычисления ядра, выходы 16 и 17 блока формирования адреса, вход 18 блока формирования адреса, вход 19 синхронизирующего сигнала устройства.

Блок формирования адреса, в частности, может содержать счетчик

20 по модулю Р, триггер 21, счетчик 22 по модулю S блок 23 умножения на модуль S схему 24 умножения на модуль Р, блок 25 умножения модулей, сумматора 26 и 27, двоичный счетчик 28 микрошагон, счетчик 29 по модулю Q и блок 30 вычисления модуля S при этом счетный вход счетчика 20 по модулю

P соединен со входом блока формиро- 60 вания адреса, а выход сигнала переполнения счетчика 20 по модулю P соединен со счетным входом триггера

21, инверсный выход которого соединен со счетным входом счетчика 29 по модулю Q и со счетным входом счетчика 22 по модулю S информационный выход которого соединен с одним из входов первого сумматора 26, а выход сигнала переполнения счетчика 22 по модулю S соединен со счетным входом двоичного счетчика 28 микрошагов, информационный выход которого соединен со входом блока 24 умножения на модуль Р, выход которого соединен с первым входом блока 25 умножения модулей.

Информационный выход счетчика 20 по модулю Р соединен с первым входом блока 23 умножения на модуль S, выход которой соединен со вторым входом первого сумматора 26, выход которого соединен с первым входом второго сумматора 27, выход которого соединен со вторым выходом блока формирования адреса, выход сигнала переполнения счетчика 29 по модулю Q соединен со входом установки н ноль двоичного счетчика 28 микрошагов и со входом блока 30 вычисления модуля S, выход которого соединен со вторым входом блока 25 умножения модулей, со входом установки счетчика 22 по модулю S u со вторым входом блока 23 умножения на модуль S, входы 31 устройства являются входами в двоичном коде значений модуля Р, вход 32 — значений модуля Q.

Блок вычисления ядра обобщенной дискретной функции содержит счетчик

33 весовых коэффициентов, умножитель 34, преобразователь 35 двоичного кода в код по модулю Р, память

36 ядра.

Арифметический блок состоит из последовательно соединенных блоков 37 умножения комплексных чисел и накапливающего сумматора-вычитателя 38.

Работа устройства происходит следующим образом.

Предварительно задаются все начальные условия, а именно: на входы 31 всех устройств выполняющих операции по модулю подается в двоичном коде значение модуля Р, через информационный нход в запоминающее устройство 36 блока вычисления ядра заносятся все значения амплитуд, представленные в двоичном коде, которые могут принимать ббобщенные. дискретные функции при данном Р,причем номера ячеек блока 36 совпадают с номерами занесенных в них значений амплитуд. На вход 32 подается значение модуля Q = Р . В оснонной блок 2 памяти заносятся ординаты реализации исследуемого процесса, причем адреса ячеек совпадают с номерами занесенных в них ординат реализации.

В исходном состоянии все счетчики устройства установлены в нуль. Тактовйе импульсы со входа 19 поступа752347 ют через коммутатор 5 на счетный вход 19 счетчика 20 по модулю iP блока 1 формирования адреса. При поступлении первых Р— 1 тактовых импульсов на информационном выходе счетчика 20 по модулю Р формируется циф- 5 ровая последовательность, которая подается на первый вход блока 23 умножения на модуль, на вторсй вход которого в этот момент с выхода блока 30 вычисления модуля S подается в двоичном коде значение модуля S (для первого шага преобразования

Q = S). Тогда в результате перемножения цифровой последовательности, формируемой счетчиком 20 по модулю

S на модуль S на выходе 9 блока 1 формирования адреса формируется cooT" ветствующая цифровая последовательность, в результате чего из основного блока 2 памяти происходит чтение значений ординат реализации, 20 которые последовательно перемножаются в блоке 37 умножения комплексных чисел с нулевой строкой ядра, которую вырабатывает блок 8 и результаты умножения суммируются в сумматоре 38. 25

B это же время значения ординат реализации из ячеек основного блока 2 памяти записываются соответственно в ячейки дополнительного блока 3 памяти, адреса выборки которых выраба- 30 тывают счетчик 7 адреса. Следующий

P-ий импульс устанавливает счетчик

20 по модулю P в ноль, а сигнал переполнения с его выхода перебрасывает триггер 21 в противоположное состояние, в результате чего на входе выбора операции основного блока 2 памяти устанавливается уровень записи, а на входе выбора операции дополнительного блока памяти устанав- ливается уровень чтения. В этот момент времени на выходе блока 1 формирования адреса сформирован адрес выборки и по сигналу выборки, который приходит через линию 6 задержки на вход разрешения выборки основного блока 2 памяти, происходит запись результатов перемножения и суммирования в ячейку блока 3, а из ячейки блока 2 памяти происходит считывание ординаты реализации. При поступлении 50 следующих P-1 тактовых импульсов счетчик 7 адреса вырабатывает соответствующие адреса и происходит операция чтения очередных ординат из дополнительного блока 3 памяти. 55

При этом тактовые импульсы со входа 19 на выход коммутатора 5 не проходят, так как на управляющем входе коммутатора 5 данных присутствует высокий уровень, сформированный 60 триггером 21, в результате чего этот уровень дает разрешение на прохождение импульсов с выхода сигнала перемно жения счетчика 7 адреса и запрет на прохождение тактовых импульсов со 65 входа 19. При поступлении следующего тактового импульса на вход 19 устройства счетчик 7 адреса устанавливается в ноль и сигнал переполнения с его выхода через коммутатор 5 поступает на счетный вход счетчика 20 по модулю Р и записывает в него единицу и одновременно сигнал переполнения, прошедший через линию б задержки на вход разрешения выборки основного блока 2 памяти, записывает в соответствующую ячейку результат перемножения ординат реализации на первую строку ядра. В дальнейшем работа устройства происходит аналогично до окончания 1-ro шага. Первый шаг преобразования оканчивается в тот момент, когда счетчик 29 по модулю Q выработает сигнал переполнения, по переднему фронту которого происходит деление модуля Q на модуль Р в блоке 30 вычисления модуля S в результате чего на выходе блока 30 вычисления модуля S формируется модуль S Значение этого модуля поступает соответственно на вход установки модуля счетчика 22 по модулю S и на вход блока 23 умножения на модуль S.

При поступлении на вход следующей серии Р импульсов на выходе блока формирования адреса формируются аналогичным образом адреса и происходит требуемый порядок обмена информацией между основным блоком памяти 2 и арифметическим устройством 4, в результате чего происходит вычисление коэффициентов обобщенных дискретных функций. При поступлении Р -ro импульса счетчик

22 по модулю Я вырабатывает импульс переполнения, который записывает в двоичный счетчик 28 микрошагов единицу, которая умножается в блоке 24 умножения на модуль P и результат перемножается соответственно в блоке 25 умножения на модуль S.

Аналогичным образом происходит вычисление на остальных микрошагах, Когда в счетчик 29 по модулю Q поступит Q-ыи импульс, сигнал переполнения с его выхода установит двоичный счетчик 28 микрошагов в ноль, а по переднему фронту его в блоке 30 вычисления модуля S произойдет следующее деление модуля

Q íà P и, если, результат деления меньше единицы, то блок 30 вычисления модуля вырабатывает сигнал окончания вычисления коэффициентов.

Работа блока вычисления ядра обобщенных дискретных функций происходит следующий Образом.

На первом микрошаге работы устройства счетчик 33 весовых коэффициентов установлен в ноль. Значения кодов с информационного выхода счетчика 7 адреса поступают на

752347 второй вход 12 умножителя 34, в результате чего при поступлении на вход устройства первых Р-1 тактовых импульсов умножитель 34 и преобразователь 35 двоичного кода в код по модулю Р формируют цифровую последовательность, вследствие чего из блока 36 считывается строка . ядра, которая поступает на второй вход блока 37 умножения комплексных чисел арифметического устройства

4. Следующий Р-ый тактовый импульс устанавливает счетчик 7 адреса в ноль, а сигнал переполнения с его выхода записывает в счетчик .33 ве. совых коэффициентов 1, в результате чего на выходе устройства формируется строка ядра обобщенных дискретных функций.

Таким образом, предлагаемое устройство позволяет вычислять коэффициенты обобщенных дискретных Функций с любым P u m. При Р=2 это будут коэффициенты преобразования Фурье-уолша, а при Р=И вЂ” коэффициенты дискретного преобразования Фурье. Предлагаемое устройство позволяет значительно повысить быстродействие вычисления . коэффициентов обобщенных дискретных функций. При р=3 и m=8 выигрыш в

2 оыстродвйствии составит -à — „=800 .й og

Формула изобретения

Устройство для вычисления коэффициентов обобщенных дискретных функций, содержащее основной блок памяти, счетчик адреса и арифметический блок, выход которого соединен с информационным входом основного блока памяти, выход которого соединен с первым входом арифметического блока, о т-л и ч а ю щ е е с я тем, что, с целью расширения функциональных воэможностей за счет вычисления коэффициентов обобщенных дискретных функций в области определения N = P

tel где Р и m — произвольные целые числа, в него введены блок формирования адреса, дополнительный блок памяти, коммутатор и блок вычисления ядра дискретной функции, содержащий счетчик весовых коэффициентов,умножитель, $ преобразователь двоичного кода в код по модулю Р и память ядра, соединенной выходом со вторым входом арифметического блока, а вход — через преобразователь двоичного кода в код по модулю P подключен к выходу умножителя, первый вход которого подключен к выходу счетчика адреса, а второй — соединен с выходом счет -чика весовых коэффициентов, первый вход которого является входом значения Р, а второй — соединен с выходом сигнала переполнения счетчика адреса и первым входом коммутатора, второй вход которого соединен со входом синхронизации устройства, счетным входом счетчика адреса и разрешающим входом дополнительного блока памяти, управляющий вход коммутатора подключен к первому выходу блока формирования

25 адреСа и входу выбора операции дополнительного блока памяти, адресный вход которого подключен к выходу счетчика адреса, первый вход арифметического блока подключен к вы3Q ходу и инФормационному входу дополнительного блока памяти, выход коммутатора подключен ко входу блока Формирования адреса и через линию задержки — к разрешающему входу основного блока памяти, адресный вход и вход выбора операции которого соединены соответственно со вторым и третьим выходами блока формирования адрес а ..

4О

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Р 436358, кл. G 06 F 1/02, 1974.

2, Авторское свидетельство СССР

Р 480079, кл, G 06 F 1/02, 1975 (прототип).

75234 7

Составитель A. Зорин

Редактор Т. Киселева Техред НБабурка КорректорН. Григорук

Закаэ 4747/8 Тираж 751 Подписное

ЦНИИПИ Государственного комитета СССР по делам иэобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патен г, r. Ужгород, ул. Проектная, 4