Устройство для коррекции информации в блоке постоянной памяти

 

1 A < :

ИЗОЬРЕТЕН ИЯ

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 20.07.78 (2! ) 2647020/18 24 с присоединением заявки ¹ (23) Приоритет

Опубликовано 30.07,80.Бюллетень ¹ 28 (5l)M. Кд.

G 11 С 2Э/00

Гасударственный комитет

СССР по делам изооретеиий и открытий (53) УДК 681. . 31 7(088.8) Дата опубликования описания 02.08.80 (72) Авторы изобретения

H. В. Каткова, В. И. Мхатришвили и Ю. И. Фокин (7!) Заявитель (54) УСТРОЙСТВО ДЛЯ KOPPEKLIHH ИНФОРМАЦИИ

B БЛОКЕ ПОСТОЯННОЙ ПАМЯТИ t0 l5

Изобретение относится к области за« поминающих устройств и может быть использовано в автоматике и вычислительной технике.

Известны устройства для коррекции информации в блоке постоянной памяти (1) и j2).

В одном из известных устройств применяются методы аппаратурной и временной избыточности $1J.

Не достатком этого устройства является то, что применение методов аппаратурной и временной избыточности не обеспечивает коррекцию информации по любому адресу с полной заменой содержания всего информационного слова в постоянном эацоминающем устройстве в реальном масштабе времени.

Иэ известных устройств наиболее близким техническим решением к изобретению является устройство, содержаmee первый блок памяти, логический блок, первую и вторую группы элементов И, управляющую и информационнные шины, группы адресных шин, шины ввода, причем выходы логического блока подключены к одним из входов элементов И, другие входы элементов И первой и второй групп соединены соответственно с информационными шинами и выходами первого блока памяти, а выходы — соответственно со входами элементов ИЛИ, выходы которых подключены к выходам устройства, первый вход первого блока памяти подключен к управляющей шине

М

Недостатком этого устройства является необходимость применения корректирующего оперативного запоминающего устройства, равного постоянному запоми-1 нающему устройству по емкости и бысч родействию для того, чтобы обеспечить воэможность коррекции информации по любому адресу постоянного запоминающего устройства, а также возможность рабо. ты в реальном масштабе времени. Прим енение оперативного запоминающего устройства такого же большого объема и

3 75 быстродеиствия, как современные постоянные запоминающие устройства, является технически сложным и дорогостоящим. цепь изобретения - упрощение устройства дпя коррекции информации в блоке постоянной памяти при обеспечений коррекции слов по пюбому адресу постоянного запоминающего устройства при работе в реальном масштабе времени, Поставпенная цель достигается тем, что устройство содержит второй бпок памяти, коммутатор и дополнительный элемент ИЛИ, причем входы второго бпс ка памяти подкпючены соетветственно к адресным шинам первой группы, управляющей шине и шинам ввода, входы коммутатора соединены соответственно с выходами второго блока памяти и адресными шинами второй группы, выходы коммутатора подкпючены ко входам допопнитепьного элемента ИЛИ, выход которого соединен со входом логического блока и вторым входом первого блока памяти, третий вход которого подключен к адресным шинам третьей группы.

На фиг, 1 изобра ена функциональная бпок-схема описываемого устройства; на фиг. 2 — блок-схема коммутатора.

Устройство содержит (фиг. 1) первый блок 1 памяти, логический блок 2, второй блок 3 памяти, первую 4 и вторую

5 группы элементов И. Корректируемый бпок 6 постоянной памяти подкщочен к адресным, .информационным и управпяющей шинам устройства, содержа!щего также к.оммутатор 7, допопнитепьный эпемент 8

ИЛИ и зпементы 9 ИЛИ.

Входы второго блока 3 памяти подкщочены соответственно к адресным шинам первой группы, управляющей шине и шинам 1Î ввода, служащим дпя ввода адресов. Входы коммутатора 7 соединены соответственно с выходами второго бпока 3 памят«-., и адресными шинами второй группы, а выходы коммутатора 7 подкпючены ко входам дополнительного эпемента 8 ИЛИ и вторым входам первого блока 1 памяти, первый вход которого подкпючен к управляющей шине, третий вход — к адресным шинам третьей группы и четвертый вход — к шинам 11 ввода, спужащим дпя подачи информации. Выход дополнительного элемента 8 ИЛИ соединен со.входом логического бпока 2, выходы которого подключены к одним из входов элементов И первой 4 и второй 5 групп, другие входы которых соединены соответственно с информационными ши5

40 нами и выходами первого блока 1 памяти, а выходы — соответственно со входами элементов 9 ИЛИ, выходы которых подкпючены к выходам устройства. Коммутатор 7 содержит (фиг. 2) дешифратор

12 и элементы 13 И-ИЛИ-HE. Здесь изображен также выходной регистр 14 бпока 3 памяти.

Вход дешифратора 12 является входом коммутатора 7 и подключен к адресным шинам второй группы, а выходы дешифратора соединены соответственно с одними из входов каждого элемента 13

И-ИЛИ-НЕ, к другим входам которых подключены выходы выходного регистра 14 блока 3 памяти.

Устройство работает спедующим образом.

Работа устройства рассматривается на примере коррекции информации блока постоянной памяти объемом 2 тридцати!

Ь шестиразрядных слов при необходимости корректировать до 256 массивов, состоящих каждый Ка восьми cocoa, npH aтом блоки 1 и 3 памяти (фиг. 1) устройства, должны иметь объем 2 тридцатишестиразрядных слов.

Во втором блоке 3 памяти записываются адреса корректируемых массивов, причем каждое слово содержит четыре восьмиразрядных адреса (каждому адресу массива соответствует определенная часть слова). В первом блоке 1 памяти запись вается информация, содержащаяся в масси» вах, состоящих из восьми слов, причем внутри массива слова, не подлежащие коррекции, повторяются без изменения, а в словах, подлежащих коррекции, записывается соответствующая корректирующая информация, На адресные и управпян щую шины уст,ройства и одновременно на корректируемый бпок 6 постоянной памяти подаются код адреса и сигнал обращения. При этом параллельно поступают на первый блок 1 памяти младшие разряды адреса (1р, 2р, Зр), на коммутатор 7 — спедующие два разряда (4р, Gp) адреса и на второй блок

3 памяти — остальные старшие разряды (6p, . „.. 16р) адреса. Во втором блоке

3 памяти в соответствии со значениями старших разрядов адреса выбирается спово, при этом коммутатор 7 в соответствии со значениями четвертого и пятого разрядов адреса выбирает соответствующую часть этого слова, таким образом опредепяется адрес корректируемого массива в в блоке 1 памяти. Соответствующее слово 752501 в этом массиве определяется тремя младшими разрядами адреса, поступающими на блок 1 памяти по адресным шинам, Если значение адреса B соответствую щей части слова блока 3 памяти равно нулю, то с логического блока 2 нв элементы И второй группы 5 поступает "Запрет", а на элементы И первой группы

4 — разрешение выдать через элементы

9 ИЛИ на выход устройств информа 10 поступающую с блока 6 памяти по инфор мационным шинам устройства, Если в блоке 3 памяти в соответствующей части слова записан не нулевой адрес, то с логического блока 2 нв эле- 15 менты И первой группы 4 поступает "Запрет", а нв элементы И второй группы 5 поступает разрешение" выдать с выхода блока 1 памяти корректирующую информацию на выход устройства. 20

Технико-экономическое преимущество описываемого устройства заключается в том, что значительно уменьшен объем блоков памяти, входящих в него, по сравнению с известным. 25

Так, прототип содержит оперативное запоминающее устройство объемом 64К

36-разрядных слов, а описываемое устройство содержит два оперативных запоминающих устройства объемом 2К 36- Зо разрядных слов каждое. 3а счет этого значительно упрощается устройство для коррекции информации в блоке постоянной памяти и снижается его стоимость. формула изобретения 35

Устройство для коррекции информации в блоке постоянной памяти, содержащее

6 первый блок памяти, логический блок, первую и вторую группы элементов И, управляющую и информационные шины, группы адресных шин, шины ввода, причем выходы логического блока подключены к одним из входов элементов И, другие входы элементов И, первой и второй групп соединены соответственно с информационными шинами и выходами первог» блока памяти, а выходы — соответственно со входами элементов ИЛИ, выходы которых подключены к выходам устройства> первый вход первого блока памяти подключен к управляющей шине, о т л и— ч в ю щ е е с s тем, что, с целью улрощения устройства, оно содержит второй блок памяти, коммутатор z допожитель» ный элемент ИЛИ, причем входы второго блока памяти подключены соответственно к адресным шинам первой группы, управляющей шине и шинам ввода, входы коммутатора соединены соответственно с выходами второго блока памяти и адресными шинами второй группы, выходы коммута.- тора подключены ко входам дополнитель ного элемента ИЛИ, выход которого сое-, динен со входом логического блока и вторым входом первого блока памяти, третий вход которого подключен к адресным шинам третьей группы.

Источники информации, принятые во внимание прн экспертизе

1. Автоматика и телемеханика, Вып. 7, 1974, с. 155-169.

2. Патент США М 3659275, кл.340172,5, опублик. 1970 (прототип).

752501 —,——

СФУК У 4 8< + << 8 ee 8t в -Ã "vemgc лчь

PQ ВЯ Мнам авФФксй ЗУ бфб сдд j (Ййхбд) Фйг.

UHHHHH Заказ 4753/12 Тираж 662 Подписное

Сапаап ППП Патент, г. Ужгород, уп. Проектная,4