Цифровой регулятор

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (ii) 763847 (6 I) Дополнительное к авт. сеид-ву (22) Заявлено 090178 (2) ) 2568143/18-24 с присоединением заявки ¹ (23) Приоритет

Опубликовано 150980. Бюллетень ¹ 34

Дата опубликования описания 150980

Р )М. Кл.

G 05 В 11/00

Госуларстяенный комитет

СССР но велим июбретений и открытий (53) УДК 62-50 (088. 8) (72) Авторы изобретения

В.M.Êóíöåâè÷. и М.М.Лычак (71) Заявитель

Ордена Ленина институт кибернетики AH УССР (54) ЦИФРОВОЙ РЕГУЛЯТОР

Изобретение относится к цифровой вычислительной технике и предназначено для использования в системах управления различного назначения, содержащих управляющую ЦВМ, и в частности в системах управления виброиспытаниями изделий.

Известны цифровые итерационные регуляторы (1), реализующие средства- 0 ми цифровой вычислительной техники алгоритм вида где U - m-мерный вектор, компонентами которого являются значения управляющих сигналов на п-м шаге итераций (m — число этих сигналов);

Е„ = Хn - X() - а-мерный вектор, компсф4ентами KoTopoI о являются разности на и-м шаге между истинными (X „) и заданными (6Р)) з начениями выходных сигналов объекта, Г,= Г»

x(U.,, n) — некоторая функциональная матрица размерности (m > m), конкретный вид элементов-функций которой выбирается из условия сходимости и качества переходного процесса в системе управления, исходя из наличия априорной и накопленной информации Ъ об объекте управления и действующих на него возмущений.

Наиболее близким по технической сущности к предложенному техническому решению является цифровой итерационный матричный регулятор, содержащий последовательно соединенные первый матричный усилитель, цифровой дискретный интегратор и запоми-. нающее устройство, выход которого подключен к первому матричному усилителю.

В известном итерационном матричном регуляторе для умножения вектора строки Е„, на матрицу Гп необходимо выполнить щ2 операций умножения числа на число, что и определяет быстродействие регулятора. Кроме того, запоминающее устройство должно иметь объем памяти, необходимый для хранения значений m элементов функций матрицы Г(u„,, л).

При достаточно больших размерностях системт, т.е. больших величинах

m, эти обстоятельства ограничивают возможности технической реализации и использования подобного регулятора.

Цель изобретения — повышение быстродействия регулятора и уменьшение

7оud4 / требуемого объема памяти запоминающего устройства.

Поставленная цель достигается тем, что в известное устройство введен второй матричный усилитель, вход которого подключен к выходу запоминающего устройства, а выход — к входу первого матричного усилителя.

На чертеже изображена структурная схема предлагаемого цифрового итерационного матричного регулятора, содержащего запоминающее устройство 1, цифровой дискретный интегратор 2, первый 3 и второй 4 матричные усилители.

Предлагаемый итерационный матричный регулятор реализует средствами ! цифровой вычислитель ной техники итерационный матричный алгоритм

ГЪ \ с. . Un = U„, -",,пЕ„,Г„(2)

A A

1 и 1 1 П где U, Ог,„ - матрицы управляющих 2О воздействий размерности k r, Е„ - матрица отклонений выходных сигналов объекта управления от заданной размерности k » r, Г,, fl Г, (Un,, п) - функциональная матрица размера r » r, (и„„ p) — функциональная матрица размера k k„ причем Г, = I T,n® L, à m = k» r, где символом ® обозначено прямое или кропекеровское произведение матриц, а m - размерность векторов Un, U„, Е„, в алгоритме (1).

Алгоритм (2) эквивалентен алгоритму (1) в том cmaczg, что если иэ элементов матриц U, U и Е„, составить соответствующим. образом векторы U, U, и Е„,, то при данной матрице Г„ значения компонент управляющих воздействий будут одинаковыми

4О

Алгоритм (2) применим для объектов управления, описываемых лннейнымь матричными уравнениями вида

Т

Х А,U„„A„

Р где Х п — матрица выходных координат объекта размерности (k r);

A„ и А — невырожденные числовые матрицы размерности щ г » г и 1с » М соответственно.

Регулятор работает следующим образом.

На каждом такте итераций на вход матричного усилителя 4 из измерительного устройства поступает некоторая числовая матрица, компоненты которой представляют собой разности между истинными и заданными величинами выходных сигналов объекта управ- 69 ления. В общем случае эти числа могут быть и комплексными, если выходными сигналами служат некоторые комплексные величины. Здесь матрица ошибок умножается на матрицу передач Я матричного усилителя 4, значения элементов-передач которой выставляются автоматически с помощью запоминающего устройства 1, а результирующая матрица при передаче на вход матричного усилителя 3 транспонируется. Далее аналогично организуется прохождение сигналов через матричный усилитель 3 и переда-ча их на вход цифрового дискретного интегратора 2. В цифровом дискретном интеграторе они суммируются позлементно со значениями, полученными на предыдущем такте управления, и их результирующие значения подаются как управляющие сигналы на вход исполнительных элементов. Эти же значения подаются также и на вход запоминающего устройства 1, которое соответственно задает значения матриц передач матричных усилителей

3, 4 на следующем такте итераций.

Хотя алгоритмы (1) и (2) эквивалентны с математической точки зрения, с точки зрения технической реализации и функционирования соответствующего регулятора матричный алгоритм (2) оказывается более предпочтительным по сравнению с алгоритмом (1). Действительно, на каждом шаге итераций в цифровом итерационном матричном регуляторе выполняется kr » (r + k) операций умножения числа на число (к г операций в усилителе 4 и r операций в усилителе 3 при умножении матриц соответс:твующих размерностей: (k к г) на (r r) и (r » k) íà (k » k). В то же время в прототипе (при m = k » r) это количество равно m = k r onepa2 2 2 ций умножения числа на число (при умножении матрицы размерности (m x m) на m-мерный вектор). Поэтому при

k, r, r 2 и k + r i 4 быстродействие предлагаемого итерационного матричного регулятора вьпие, чем у прототипа, так как в этом случае kr(r +

+ k)(Рг2.

Кроме того, так как количество элементов матриц Г1П и Г2 и, значения которых в данном случае необходимо хранить в памяти запоминающего устройства вместо значений элементов матрицы Г„, равно k+ + г ., а количество элементов матрицы Г„ равно

m = юг, то при krr2r>yr и k+ r) 4 получим, что k + r 2 4.k r т. е. в этом случае для функционирования цифрового итерационного матричного регулятора требуется меньший объем, памяти запоминающего устройства, чем при том же значении m для прототипа.

Иэ приведенных неравенств следует, что укаэанные преимущества резко возрастают при увеличении числа сигналов ошибок а.

Формула изобретения цифровой регулятЬр, содержащий последовательно соединенные первый

763847

Составитель Г.Нефедова

Техред Н.Граб корректор Г.Назарова

Редактор Т.Орловская

Заказ 6280/40 Тираж 956 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4 матричный усилитель, цифровой диск- ретный интегратор и запоминающее устройство, выход которого подключен к первому матричному усилителю, отличающийся тем, что, с целью повышения быстродействия, в него введен второй матричный усилитель, вход которого подключен к выходу запоминающего устройства, а выход — к входу первого матричного усилителя.

Источники информации, принятые во внимание при экспертизе

1. Ципкин Я.3. Адаптация и обучение в автоматических системах. М., "Наука", 1968, с. 29-32.