Устройство для умножения
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
Союз Советских Социалистических
Республик
<»>769540
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву— (22) Заявлено 25.01.78 (21) 2573633/18-24 с присоединением заявки— (23) Приоритет— (43) Опубликовано 07.10.80. Бюллетень № 37 (45) Дата опубликования описания 21.11.8О (51) М.Кл. 4 06 F 7/52
Государственный комитет
СССР ло делам изобретений и открытий (53) УД iy 681.325 (088.8) (72) Автор ы изобретен.ия
Б. Г. Лысиков и А. А. Шостак
Минский радиотехнический институт (71) Заявитель (54) УСТРОЙСТВО ДЛЯ УМ НОЖЕН ИЯ
Изобретение относится .к области вычислительной техники и может быть использовано при разрабоке быстродействующих устройств для умножения чисел в любой позиционной системе счисления, удобных для изготовления в составе больших интегральных схем.
Известно устройство для умножения чисел, содержащее п-разрядные репистры множимого и множителя, сумматор частичных произведений, цепи сдвига на один разряд в регистре множителя и в сумматоре частичных произведений, блок управления, выходы которого соединены с управляющими входами сумматора частичных произведений, регистров множимого и множителя 11).
Недостатком такого устройства является его низкое быстродействие, так как в каждом такте работы устройства обрабатывается только одна двоичная цифра (разряд) множителя.
Наиболее близким является устройство для умножения, содержащее регистры множимого и множителя, накапливающий сумматор,,комбинационный сумматор и и-одноразрядных умножителей (и — число разрядов множимого), причем первые входы одноразрядных умножителей соединены с выходами соответствующих разрядов регистра множимого, а вторые входы — с выходом первого разряда регистра м нож ителя, управляющие входы сдвига регистра множителя и накапливающего сум5 матора соединены с первым и вторым управляющими входами устронства, управляющие входы одноразрядных умножителей соединены с третьим управляющим входом устройства, входы каждого разря10 да комбинационного сумматора подключены к выходу старшего разряда соответствующего одноразрядного умножителя и к выходу младшего разряда последующего одноразрядного умножителя, выходы комбинационного сумматора и младшего разряда первого одноразрядного умножителя подключены ко входам накапливающего сумматора (2).
Это устройство предназначено для перемножения операндов в произвольной системе счисления:с основанием Х) 2, В част. ности, интересен случай использования
Ь- ичнокодированной системы счисления с ос25 нованием Л = b" (когда b-нчные разряды группируются по Ц, при использованиикоторой имеется возможность повысить быстродействие устройства примерно в раз по сравнению со случаем использоваЗ0 ния b-ичной системы счисления.
769540
P„ P7-„ P „P4ý P3 P P1, с.„с., с, о о о о о о о о о о о о о
О О О О о o o o
О О О 0 О О О О
О О О О О О О 1
О О О О О О О
О О О
О О 1
О 1 О
О О
О О
О 9
О О О О 1 1 1 1
О О О 1 О О О О
О О О 1 О О О !
1 1 О
1 1 1 О
1 1 1 О
О О О
О О 1
О 1 О
О 1 О
0 1 О
О 1,О
О О
О О
О О
1 1 1 О О О О
1 1 1 О 1 1 1
1 1 1 1 О О О О
1 О 1
1 1 О
1 1 !
Недостатком этого устройства является недостаточное быстродействие, связанное с использованием многоразрядного комбинационного сумматора с распространением переноса.
Целью изобретения является повышение быстродействия.
Для достижения поставленной цели устройство для умножения, содержащее регистры множимого и множителя, накапливающий сумматор и п однозарядных умножителей (n — число разрядов .м нож ииого), причем, первые входы одноразрядных умножителей соединены с выходами соответствующих разрядов регистра множимого, а вторые входы — с выходом первого разряда регистра множителя, управляющие входы сдвига регистра множителя и накапливающего сумматора соединены с первым и вторым управляющими .входами устройства соответственно, содержит п двухразрядных сумматоров и п буферных регистров, входы которых соединены с выходами старших разрядов соответствующих двухразрядных сумматоров, входы младшего разряда каждого из которых подключены к выходу соответствующего буферного регистра и, выходу младшего разряда соответствующего одноразрядного у!множителя, выход старшего разряда которого, подключен ко Входу стар щего разряда .двухразрядного сумматора, выход младшего разряда которого подключен ко входу соответствующего разряда накапливающего сумматора, управляющ ие входы перезаписи буферных регистров соединены с третьим управляющим входом устройства.
Кроме того, coBQHjvïíîñòü каждого из и одноразрядных умножителей и двухразрядных сумматоров выполнена в виде постоянного запоминающего блока, первый, второй
m, m,,m., т, и, п., д., и, (!
1 1 1 1 1 1 1
1 1 1 1 1 1 1 1 1
1 1 1 1 1 1 I 1
Фактически блок 10 реализует умножение двух разрядов операндов с прибавлением к младшим разрядам результата значения, запомненного в буфврном регисти третий адресные входы которого соединены с выходами соответствующего разряда регистра множимого, первого разряда регистра множителя и буферного регистра соответственно, а первый и второй выходы подключены ко входам соответствующего разряда накапливающего сумматора и соответствующего буферного регистра.
На фиг. представлена структурная схема устройства для умножения; на фиг.
2 — структурная схема устройства при использоваБии в IHBM постоянных запоминающчх блоков.
Устройство содержит регистры 1 и 2 множимого и множителя, накапливающий сумматор,8, одноразрядные умножители 4, двухразрядные сумматоры 5, буферные регистры б, управляющие входы устройства
7, выход 8 первого разряда регистра множителя 2, выходы 9 .разрядов регистра множимого 1. Совокупность каждого одноразрядного умножителя 4 и соответствующего двухразрядного сумматора 5 может быть представлена в виде постоянного запомин а ющего блока 10.
Ниже приведены некоторые фрагменты таблицы истинности для постоянного запоминающего блока 10, причем для определенности принято, что и = 4, а используемая система счисления — двоичная. В таблице разряды множимого, поступающего по ,шине 9, обозначены;как m,,,m>, m2, m,, разряды множителя, поступающие по шине 8, обозначены п4, пе, и9 иь разряды слагаемого, поступающие с .выхода буферного регистра б, как С4, Се, С2, С!, и разряды результата, сформированные на выходах постоянного запоминающего блока 10, через
Р., Р, Ре, Р„., Р4, Р, Р, Р! (возрастание
40 индексов при буквенных обозначениях принято в направлении старших разрядов).,ре б, т. е. реализ!ует тот же результат, что и
45 совокупность одноразрядного умножителя 4 и двухразрядного сумматора 5, используя входы операндов как адресные.
769540
Работа устройства рассмотрена для случая использования блоков 10 (при:1спользованпи одноразрядных умножителей 4 и двухразрядных сумматоров 5 она аналогична).
В исходном состоянии в регистре 1 множимого хранится прямой — разрядный код множимого без знака, в регистре 2 множителя — прямой и-разрядный код множителя без знака, сумматор 3 и буферные регистры б обнулены. Для определеннос7и примем, что система счисления двоичнокодированная шестнадцатиричная (У = b", где b=2, 1=4), а число разрядов и=2.
Пусть множимое М=,1010.»»; множитель
Л =,1001.0101; тогда произведение Р =
= М X N =,0110.0101. » 01,1011 =,0110.0101.
Предположим, что к началу первого такта на выходах постоянных запоминающих блоков 10 сформированы соответствующие результаты А =,1010 х,0101 +,00000000 =
=,ОО».0010; В=,»» Х,0101+,00000000 ——
=,0100.10». Тогда вычислительный процесс в устройстве может быть организован следующим образом.
1-й такт. Производится прием информации с выходов младших разрядов постоянных запоминающих блоков 10 в сумматор 3 частичных произведений, после чего осуществляется однотактный сдвиг на четыре двоичных разряда информации в сторону его младших разрядов. В итоге содержимое сумматора 3 равно Р = 0,0000.0010.
Одновременно с этим был осуществлен прием информации с выходов старших разрядов постоянных запоминающих блоков
10 в буферные репистры б, произведен однотактный сдвиг на 4 двоичных разряда в регистре 2 множителя в сторону его младших разрядов. После этого с помощью постоянных запоминающих блоков 10 были сформированы результаты
А =,1010Х,1001+,0000.00»=,0101.»01;
В =,1»1 Х,1001+,0000.0100=,1000.1.011.
Во всех последующих тактах, за исключением последнего корректирующего такта, последовательность действий аналогична первому такту.
2-й такт.
P = 0,0000.1101;
А =,1010 Х,OOOO+ OOOO.O1 O1=,0000.0101;
В =,11 » Х,OOOO+,OOOO,100О=,0000.100О. .3-й такт (такт коррекции результата).
P =О, 0110.0101.
В такте коррекции результата после приема информации в сумматор 3 с выходов младших разрядов постоянных запоминающих блоков 10 сдвиг информации в сумматоре 3 не производится.
На этом процесс умножения заканчивается, окончательный результат сформирован в младших разрядах сумматора (дополнительный разряд сумматора 3 введен с целью устранения искажения информации в случаях временного переполнения разрядной сетки).
Данное устройство применимо длч умножен»ч операндов в произвольной с11стеме очисления с основанием Л )2.
Быстродействие устройства повышено за счет того, что отсутствует многоразрядный комбинацпонны11 сумматор с распространением переноса. Кроме того, устройство
15 .,добно для изготовления в составе БИС, так как может быть построено в в»де совокупност» малоразрядных операцlIOH»bIx модулей.
Формула изобретения
1. Уcrpoéñòbo для умножения, содерхкаillet регистры множимого и множителя, на25 i(d;1 7II32ioilIIIII сА MM3TQP II fl оДноРазРЯДных умножителей (и число разрядов множимого), причем первые входы одноразрядных умнож»телей соединены с выходами соответствующих разрядов регистра мчожимо30 го. а вторые входы — с выходом первого разряда регистра множителя, управляющие входы сдвига регистра множителя и накапливающего сумматора соединены с первым и вторым управляющими входамп устрой35 ства соответственно, о т л и ч а ю ш е е -я,тем, что, с целью повышения быстродействия, устройство содержит и двухразрядных сумматоров и и буферных регистров, входы которых соединены с выходами старших раз40 рядов соответствующих дьухразряднь!x сумматоров, входы младшего разряда каждого
13 KQTopbix подключены к выходу соответствующего буферного регистра и выходу младшего разряда соответствующего одно45 разрядного умножителя, выход старшего разряда которого подключен ко входу старшего разряда двухразрядчого сумматора, выход младшего разряда которо-о подключен ко входу соответствующего разряда накапливающего сумматора, управляющие входы перезаписи буферных регистров соед»нены с третьим управляющим входом устройства.
55 2. Устройство по п. 1, о т л» ч а ю щ е е с я тем, что совокупность каждого :1з и одноразрядных умножителе11 iи lдзухразрчдных сумматоров выполнена 3 виде постоянного запоминающего блока, первый, второй и
60 третий адресные входы которого соединены с выходамн соответствующего разряда регистра множимого, первого разряда регистра множителя и буферного регистра соответственно, а первый и второй выходы подключены ко входам соответствуюшего раз769540 ряда накапливающего сумматора и соответствующего буферного регистра соответственно.
Источники информации, приняты: во внимание при экспертизе:
1. Майоров С. А. и др. Принципы организации цифровых машин. Л., «Машиностроение», 1974, с. 297.
2. Авторское свидетельство по заявке № 1412260/18-24, кл. G 06 F 7/39, 1971 (прототип).
769540
Составитель В. Березкин
Техред И. Заболотнова
Редактор О. Филиппова
Корректор С Файн
Тип. Харьк. фил. пред. «Патент»
Заказ 1289/1295 Изд. № 484 Тираж 772 Подппсное
НПО «Поиск» Государственного комитета СССР по делам изобретений и открытий
113035, Москва, Я-35, Раушская наб., д. 4/5
