Буферное запоминающее устройство

 

рц76962!

ОПИСАНИЕ

ИЗОБРЕТЕНИ Я

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 07.10.77 (21) 2532566/18-24 с присоединением заявки № (51) М. Кл.

G 11С 9(02 по делам изобретений о делам изобретений (43) опубликовано 07.10.80. Бюллетень ¹ 37 (53) УДК 681.327.26 (088.8) и открытий (45) Дата опубликования описания 07.10.80 (72) Авторы изобретения

В. В. Ткаченко и М. А. Летов (71) Заявитель (54) БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОИСТВО

ГосУдаРственный комитет (23) 11риоритет

Изобретение относится к области вычислительной техники и может быть использовано при обработке информации от абонентов в порядке ее поступления.

Известно запоминающее устройство, со- 5 держащее последовательно соединенные группы запоминающих ячеек и управляющие ячейки, соответствующие каждой группе и состоящие из бистабильного элемента памяти, элемента совпадения и элемента 1р задержки. В таком устройстве сдвиг по окончанию обработки информации, находящейся в последней группе запоминающих ячеек, проводится последовательным переписыванием информации из предшествую- 15 щих ячеек в освободившиеся последующие ячейки, а это снижает быстродействие всего устройства (1).

Известно другое буферное запоминающее устройство, предназначенное для накопления поступающей в него информации и выдачи ее в порядке поступления и содержащее многоступенчатый накопитель и блок опроса, в состав которого входят сдвигающая цепочка элементов и логические вен- 25 тили. Необходимость применения в этом устройстве логических вентилей для параллельного вывода информации из каждой ступени накопителя, а также дополнительные регистры для хранения информации, Зр находящейся на обслуживании, приводят к увеличению количества элементов в устройстве, что снижает его надежность (2).

Наиболее близким техническим решением к данному является буферное запоминающее устройство, содержащее запоминающие регистры, первые входы установки которых, кроме первого, соединены с выходами первых элементов И, первые входы одних элементов И соединены с прямыми выходами других запоминающих регистров, вторые входы первых элементов И соединены с инверсными выходами соответствующих триггеров состояния, первые входы сброса которых соединены со вторыми входами первых элементов ИЛИ и с шиной сброса, первые входы первых элементов ИЛИ соединены с тактовой шиной, выходы которых соединены со входами сброса соответствующих запоминающих регистров, третьи входы соответствующих первых элементов

ИЛИ соединены с прямыми выходами соответствующих триггеров состояния, входы установки основных разрядов первого запо-. минающего регистра соединены со входами второго элемента ИЛИ и с выходами других первых элементов И (3).

Недостатком этого устройства является ограниченное быстродействие из-за задержек при сдвиге информации после сброса

769621

10 обработанной информации и прп последовательном ее переписывании. 1 роме того, в этом устройстве возможен уход устройства по синхронизации при обработке информации от различных абонентов, что сцпжаст надежность всего устройства.

Целью изобретения является повышение быстродействия и надежности буферного запоминающего устройства.

Поставленная цель достигается тем, что в известное буферное запоминающее устройство введены первые и второй разностные элементы и вторые элементы И, входы первых разностных элементов соединены с инверсными выходами соответствующих запоминающих регистров, а выходы, кроме последнего, — со вторыми входами установки последующих запоминающих регистров, вход установки дополнительного разряда первого запоминающего регистра соединен с выходом второго элемcíòà ИЛИ, входы установки триггеров состояния соединены с прямыми выходами дополнительных разрядов соответствующих запоминающих регистров, вторые входы сброса триггеров состояния, кроме первого, соединены с выходами вторых элементов И, первые входы которых соединены с инверсными выходами предыдущих триггеров состояния, а вторые входы — с выходами соответствующих первых разностных элементов дополнительных разрядов запоминающих регистров, второй вход сброса первого триггера состояния соединен с выходом соответствующего первого разностного элемента дополнительного разряда первого регистра.

На фиг. 1 приведена электрическая схема буферного запоминающего устройства; на фиг. 2 — его временная диаграмма работы.

Буферное запоминающее устройство содержит запоминающие регистры 1 с основными 2 и дополнительными 3 разрядами, выполненными на триггерах, и с триггерами состояния 4 для каждого регистра 1, первые одни 5 и первые другие 6 элементы

И, первые элементы ИЛИ 7, второй элемент ИЛИ 8, первые 9 и второй 10 разностные элементы, вторые элементы И 11, шину сброса 12 и тактовую шину 13.

В исходном состоянии запоминающие регистры 1 и триггеры состояния 4 обнулены шиной сброса 12, элементы И 5, 6 и 11 открыты, на выходе второго элемента ИЛИ 8 сигнал о наличии информации на входе устройства отсутствует, а на выходе всех разностных элементов 9 и 10 удерживается уровень логической единицы.

Поступившая на вход информация беспрепятственно проходит через элементы И

5 и 6 до последнего запоминающего регистра 1, в котором и записывается задним фронтом импульса на выходе элемента

ИЛИ 8, который одновременно формирует

З5

65 короткий импульс на выходе второго разностного элемента 10, запрещающий последующую запись информации в последний запоминающий регистр 1 и разрешающий последующую запись с помощью соответствующего триггера состояния 4 в предыдущий запоминающий регистр 1.

Аналогично проводится запись информации в остальные запоминающие регистры 1.

По окончании обработки информации, находящейся в последнем запоминающем регистре 1, проводится сдвиг информации из предыдущих запоминающих регистров по импульсу на тактовой шине 13, который обпуляет запоминающие регистры 1, содержащие информацию. Передаваемая информация на момент действия импульса на тактовой шипе 13 запоминается в соответствующих разностных элементах 9 и после прекращения действия этого импульса записывается в последующие свободные запоминающие регистры 1. Одновременно информация дополнительных разрядов 3 запоминающих регистров 1 через разностные элементы 9 и элементы И 11 обнуляет триггеры состояния 4 предыдущих запоминающих регистров при наличии разрешения с выхода триггера состояния 4 предыдущего регистра 1.

Таким образом в данном устройстве сдвиг информации проводится за один такт, определяемый временем от начала импульса сдвига на тактовой шине 13 до окончания импульса переноса, формируемого соответствующим разностным элементом 9. Управление в данном устройстве в течение всей работы осуществляется только по одной тактовой шине 13, что позволяет значительно упростить все устройство.

Привязка момента запрета записи информации в текущий запоминающий регистр к моменту окончания максимально задержавшейся входной информации позволяет снизить требования к синхронности поступающей информации, что в конечном итоге приводит к упрощению устройства, повышению его надежности и быстродействия.

Формула изобретения

Буферное запоминающее устройство, содержащее запоминающие регистры, первые входы у.становки которых, кроме первого, соединены с выходами первых элементов

И, первые входы одних первых элементов

И соединены с прямыми выходами других запоминающих регистров, вторые входы первых элементов И соединены с инверсными выходами соответствующих триггеров состояния, первые входы сброса которых соединены с вторыми входами первых элементов ИЛИ и с шиной сброса, первые входы первых элементов ИЛИ соединены с тактовой шиной, выходы которых соединены со входами сброса соответствующих запоминающих регистров, третьи входы соот769621 ветствующих первых элементов ИЛИ соединены с прямыми выходами соответствующих триггеров состояния, входы установки основных разрядов первого запоминающего регистра соединены со входами второго элемента ИЛИ и с выходами других первых элементов И, отличающееся тем, что, с целью повышения быстродействия и надежности устройства, в него введены первые и второй разностные элементы и вторые элементы И, входы первых разностных элементов соединены с инверсными выходами соответствующих запоминающих регистров, а выходы, кроме последнего,— со вторыми входами установки последующих запоминающих регистров, вход установки дополнительного разряда первого запоминающего регистра соединен с выходом второго разностного элемента, вход которого соединен с выходом второго элемента

ИЛИ, входы установки триггеров состояния соединены с прямыми выходами дополнительных разрядов соответствующих запоминающих регистров, вторые входы сброса триггеров состояния, кроме первого, соедп pHbI с выходами вторых элементов И, первые входы которых соединены с инверсными выходами предыдущих триггеров состояния, а вторые входы — с выходами соответствующих первых разностных элементов дополнительных разрядов запоминающих

10 регистров, второй вход сброса первого триггера состояния соединен с выходом соответствующего первого разностного элемента дополнительного разряда первого регистра.

1я Источники информации, принятые во внимание при экспертизе

1. Заявка Великобритании № 1293032, кл. G4C, опублик. 1972.

2. Заявка ФРГ ¹ 1275609, кл. 21aI—

37/64, опублик. 1968.

3. Патент CIIIA ¹ 3588847, кл, 340 †1, опублик. 1972 (прототип).

769621 ох!

Вхп

8 хо

ГьаЮ фиг. 2

Составитель Ю, Ушаков

Техред А. Камышникова Корректор А. Галахова

Редактор О. Филиппова

Типография, пр, Сапунова,,2

Заказ 1998/2 Изд. № 496 Тираж 673 Подписное

НПО «Поиск» Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5