Делитель частоты следования импульсов с дробным коэффициентом деления

 

йАТВН .:e- -..:; :1ЕГ)11",» бяелветекж МБд

Союз Советских

Социалистических

Республик о п-игс-х-н и е

ИЗОБРЕТЕНИЯ

«о771877

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву— (22) Заявлено 0 1078 (21) 2669959/18-21 с присоединением заявки М (23) Приоритет—

Опубликовано 1 10,80, Бюллетень М 38

Дата опубликования описания 201080 (51)М. Кл З

Н 03 К 23/00

Государственный комитет

СССР по делам изобретений и открытий (53) УДК 621. 374. 4 (088.8) (72) Авторы изобретения

В. А. Иванов, И. A. Кличковский и Л. Б. Моттмюллер (71) Заявитель (54) ДЕЛИТЕЛЬ ЧАСТОТЫ СЛЕДОВАНИЯ ИМПУЛbCOB С ДРОБНЫМ

КОЭФФИЦИЕНТОМ ДЕЛЕНИЯ

° Изобретение относится к импульсной технике и может использоваться в аппаратуре времени и эталонных частот, в синтезаторах частот радиоприемных и радиопередающих устройств. 5

Известно устройство, содержащее делитель с целочисленным коэффициентом и блок статистических испытаний 1

Недостатком данного устройства является его сложность и вследствие 10 этого низкая надежность.

Известно также устройство для деления частоты следования импульсов с дробным коэффициентом деления, содержащее делитель частоты с переменным 15 коэффициентом деления, установочные входы которого подключены к шине ввода кода целой части коэффициента деления, а выход — к входу считывания элемента сравнения кодов, первый вы- 20 ход которого подключен к входу считывания первого сумматора и к входу установки нуля второго сумматора, второй выход — к входу установки нуля первого сумматора, к входу считыва- 21 ния второго сумматора и к входу делителя частоты с переменным коэффициентом деления, счетный вход которого соединен с входной шиной, при этом выход первого сумматора подклю- 30 чен к первому входу делителя сравнения кодов и к первому информационному входу второго сумматора, а вторые информационные входы первого и второго сумматоров подключены к шинам ввода соответственно кода числителя дробного коэффициента деления и кода разности знаменателя и числителя дробного коэффициента деления, выход делителя частоты с целочисленным коэффициентом деления годключен к входу блока квантованной задержки, вход включения которого соединен с его выходом, а первый и второй установочные входы соединены соответственно с выходами первого и второго сумматоров (2).

Недостатком описанного устройства является его относительно низкая надежность, вызванная его сложностью.

Так, например, если коэффициент деления устанавливается с шагом 0,001 (jb = 1000), то сумматоры должны быть

12 разрядными (для хранения чисел в пределах от -1500 до +1500), элемент сравнения кодов и суьжатор блока квантованной задержки должны быть 11 разрядными.Кроме того, дробная часть коэф.фициента деления выражается обычно десятичной дробью и ее необходимо преоб771877

ЗО

40

1мокс + си с

55

65 разовать в двоичный код,что также усложняет устройство. Сложность каждого укаэанного элемента с уменьшением шага перестройки коэффициента деления возрастает. Так, при уменьшении шага в 10 раз количество разрядов каждого сумматора и элемента сравнения возрастает, на четыре единицы.

Дополнительно возрастает сложность схемы преобразования дробной части коэффициента деления в двоичный код.

Целью изобретения является повышение надежности делителя частоты.

С этой целью в устройство, содержащее делитель частоты с целочисленным коэффициентом деления, установочные входы которого подключены к шине кода целой части, блок квантованной задержки, информационный вход которого соединен с выходом делителя частоты с целочисленным коэффициентом деления, сумматор, выход которого соединен с установочным входом блока квантованной задержки, и блок совпадения, первая группа выходов которого соединена с управляющим входом делителя частоты с целочисленным коэффициентом деления, введены запоминанкций блок и датчик микрокоманд, вход которого соединен с выходом блока квантованной задержки, первая группа выходов — с первой группой входов запоминающего блока, вторая группа входов которого подключена к второй группе выходов блока совпадения, а вторая группа выходов — с первой группой входов блока совпадения, второй вход при этом блока совпадения подключен к шине кода числителя дробной части, третий вход — к выходу знакового разряда сумматора, вход которого соединен с выходом запоминающего устройства.

На чертеже изображена структурная электрическая схема устройства.

Оно содержит делитель частоты 1 с целочисленным коэффициентом, сумма- 45 тор 2, блок 3 совпадения, блок 4 квантованной задержки, запоминакиций блок

5, датчик б микрокоманд, шину 7 кода целой части, шину 8 кода числителя дробной части.

Для реализации дробного коэффициента К А +Ф/(Ь, где А — целая часть коэффициента; oc — числитель дробной части, J3 — знаменатель дробной части, устройство работает циклами. В каждом из циклов за время поступления на вход устройства А Ь + A импульсов на выходе выдается )Ь импульсов. При этом p --pL выходных импульсов формируется при коэффициенте деления, равном А и o(импульсов — при коэффициенте деления, равном А + 1.

При срабатывании с коэффициентами

А и А + 1 мгновенная частота выходных импульсов делителя оказывается соответственно больше и меньше идеальной, т. е. ьч ьх ьх

А А - А+1

Отсюда получают соответствующее увеличение и уменьшение реальной выходной последовательности делителя частоты 1 по сравнению с периодом идеальной (гипотетической) выходной последовательности о ь ) g,.g y +L о! г вх

Jb-c. о. Т )= Тьых=Ьс д,у (о > о> (2)

5Х где Цр=1/ P

Блок 4 реализует задержку, задаваемую в количестве квантов. Кроме того, все вычисления, выполняемые сумматором 2, также производятся в количестве квантов. Из выражений (1) и (2) находят, что при одном срабатывании делителя частоты 1 с коэффициентом А или А + 1 происходит соответственно опережение реального импульса относительно идеального наса квантов или отставание:. на Jb — о< квантов.

При чередовании срабатываний делителя частоты с коэффициентами А и А +

+ 1 сдвиг после каждого срабатывания

yÒ =îl i-()Ь -о() j (квантов) (4) где i, j — количество срабатываний соответственно с коэффициентами А и

А + 1, подсчитанное от начала цикла.

При этом в пределах каждого цикла

Так как период входных импульсов соответствует.g квантам (T „/Фо р ), то при выборе очередного коэффициента деления проверяется, при каком из них значение Т в формуле (4) не превосходит по абсолютной величине

Jb /2. Это значение и выбирается на очередной шаг. Вычисленное значение

Ь Т может быть в пределах от -,ф /2 до + jb/2. Для реализации двусторонней задержки каждое вычисленное значение Ь Т складывается с константой, равной + ф/2. Полученное значение каждый раз вводится в блок 4 (это значение может быть в пределах от 0 до .,ф) .

771877

Описанные процессы происходят после каждого выходного импульса, кото рый, проходя на выход, одновременно запускает датчик б. Микропрограмма, реализуемая устройством, включает смесь микрокоманд.

По нулевой микрокоманде, поступающей из датчика 6 в запоминающий блок

5, из последнего считывается код числа — J3/2 в сумматор 2.

По первой микрокоманде происходит занесение кода числа +o(в сумматор с одновременным преобразованием его из двоично-десятичного в двоичный .

Эта микрокоманда состоит из микроопераций, количество которых зависит от наибольшей возможной разрядности чис- 15 ла N . Импульсы микроопераций поступают от датчика 6 на блок 3 и через него (при совпадении с соответствующими разрядами кода числа ck подаваемого на вход устройства) на входы 2О запоминающего блока 5. При этом из запоминающего блока считываются в сумматор 2 двоичные эквиваленты десятичных разрядов.

По второй микрокоманде в буферную память делителя частоты 1 заносится

"единица". По третьей микрокоманде в сумматор из запоминающего блока считывается код числа + jb/2, если записанное в сумматоре число меньше нуля, и код числа — Jb/2, если в сумматоре эа- ЗО писано число, большее нуля. Знак числа, записанного в сумматоре, опозна- ется в блоке 3 по содержанию знаковго разряда сумматора. Если при выполнении третьей микрокоманды число в сумматоре изменит знак от положительного к отрицательному, то сигнал переброса знакового разряда сумматора поступает через блок 3 в буферную память делителя частоты 1, записывая 40 там "ноль" (в противном случае в буферной памяти останется "единица", записанная при выполнении второй микрокоманды).

По четвертой микрокоманде фиксиру- 4 ется содержимое буферной памяти делителя частоты 1. Пятая микрокоманда аналогична по содержанию третьей микрокоманде, но при этом содержание буферной памяти делителя частоты изменено быть не может. Шестая микрокоманда считывает иэ запоминающего блока 5 код числа + g/2 в сумматор 2.

В результате выполнения микропрограммя в сумматоре образован код положительного числа, выдаваемый в виде потенциалов на установочные входы блока 4, а в буферной памяти делителя частоты 1 записан "ноль" или "единица". В первом случае делитель частоты срабатывает с коэффициентом А, ф0 во втором — с коэффициентом А + 1.

После выдачи делителей частоты очередного импульса с коэффициентом А или А + 1 его положение корректируется в блоке 4,после чего импульс при- Я

1 ходит на выход устройства и на вход датчика б. Далее все процессы повторяются. разрядность сумматора 2 выбирается, исходя из того, что числа, которые могут в нем оказаться в процессе работы устройства,.находятся в пределах от — gp до + $g, . Квант задержки блока 1 выбирается по формуле (3), а количество задерживающих секций выбирается с учетом того, что реализуемая задержка находится в пределах от О до g> квантов. Количество делительных декад в делителе частоты 1 зависит от разрядности целой части реализуемого коэффициента.

В большинстве практических случаев, в том числе при применении устройства в составе синтезатора частот с кольцом фаэовой автоподстройки, целая часть коэффициента деления составляет сотни и тысячи. Поэтому от всех элементов устройства, кроме делителя частоты, не требуется высокого быстродействия.

Повыаение надежности в предлагаемом устройстве достигнуто эа счет того, что все вычисленные операции выполняются в одном сумматоре. При этом блок 4 управляется непосредственно сумматором и не содержит каких-либо элементов памяти. Тот же сумматор решает задачу преобразования десятичного числа o(в двоичный код (в прототипе требуется специальная схема преобразования кодов). формула изобретения

Делитель частоты следования импульсов с дробным коэффициентом деления, содержащий делитель частоты с целочисленным коэффициентом деления, установочные входы которого подключены к шине кода целой части, блок квантованной задержки, информационный вход которого соединен с выходом делителя частоты с целочисленным коэффициентом деления, сумматор, выход которого соединен с установочным входом блока квантованной задержки, и блок совпадения, первая группа выходов которого соединена с управляющим входом делителя частоты с целочисленным коэффициентом деления, о т л и л ч а ю шийся тем, что, с целью повышения надежности, в него введены запоминаииций блок и датчик микрокоманд, вход которого соединен с выходом блока квантованной задержки, первая группа выходов с первой группой входов заПоминающего блока вторая группа входов которого подключена к второй группе выходов блока совпадения, а вторая группа выходов — с первой группой входов блока совпадения, второй вход которого подключен

771877,.

Составитель О. Кружилина

Редактор Т. Юрчикова Техред M. Куэьма Корректор Г,Наэарова

Тираж 995 Подписное

ВНИИПИ Государственного комитета СССР по делам иэобретений и открытий

113035, Иосква, Ж-35, Раушская наб.; д. 4/5

Закаэ 6719/72

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4 к шине кода числителя дробной части, третий вход — к выходу энакового раэряда сумматора, вход которого соединен с выходом эапоминакицего блока.

Источники информации, принятые во внимание при экспертиэе

1. Авторское свидетельство СССР

М 532964 кл. Н 03 К 23/02, 04.05.75.

2. Заявка 9 2568878/18-21, кл. Н 03 К 23/00, 11.01.78,по которой принято решение о выдаче авторского свидетельства.