Делитель частоты на 5,5

 

< с О -. ч., р

Союз Советских

Социалистическик

Республик

О НИЕ

ИЗОБРЕТЕНИЯ (iii771880

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 05,1078 (21)2668865/18-21 с присоединением заявки ¹ (23) Приоритет—

Опубликовано 15,1080 Бюллетень № 38

Дата опубликования описания 20.10,80 (51)М, Кл.л

Н 03 К 23/02

Государственный комитет

СССР по делам изобретений и открытий (53) УДК 621.374.44 (088.8) (72) Авторы изобретения

В. А. Грехнев, В. Н. Гиленок и Н. П. Павлючеиков (71) Заявитель (54 ) ДЕЛИТЕЛЬ ЧАСТОТЬ) HA 5, 5.Изобретение относится к автоматике и вычислительной технике. Делитель может быть использован в устройствах измерения временных интервалов, а также для деления последовательности 5 входных импульсов на 5,5.

Известны делители частоты, выполненные на триггерах с раздельными входами и элементах И-НЕ (1) и (2) .

Первый из них.содержит в каждом раэ- 10 ряде триггер памяти и два коммутационных триггера.

Основным недостатком этого устройства является большое количество оборудования, что ведет к увеличению ra- 15 баритов, потребляемой мощности устройства. Кроме того, это устройство нв позволяет осуществить деление входной последовательности импульсов на

5,5. 20

Второй делитель частоты содержит четыре разряда, каждый из которых содержит триггер памяти, коммутационный триггер и элемент И-НЕ, причем в первых трех разрядах единичный выход с5 триггера памяти соединен с единичным входом коммутационного триггера, единичный выход которого соединен с входом элемента И-НЕ, а нулевой выход соединен с единичным входом триггера 30 памяти данного разряда, с нулевыми входами коммутационных триггеров и триггеров памяти всех -предыдущих разрядов и с входом элемента И-НЕ предыдущего разряда, в четвертом разряде нулевой выход триггера памяти соединен с единичным входом коммутационного триггера, нулевой выход которого соединен с нулевыми входами триггеров паМяти третьего и четвертого разрядов и с нулевыми входами коммутационных триггеров второго и третьего разрядов, выход элемента

И-НЕ первого разряда соединен с обоими входами коммутационного триггера второго разряда, выход элемента

И-НЕ второго разряда соединен с нулевым входом коммутационного триггера третьего разряда, выход элемента

И-НЕ третьего разряда соединен с входом элемента И-НЕ четвертого разряда, выход которого соединен с входом элемента И-НЕ третьего разряда и с нулевыми входами всех триггеров.

Недостатком этого устройства является низкая надежность, поскольку оно содержит большое количество логических элементов.

Целью изобретения является повышение надежности работы устройства.

771880

С этой целью в делитель частоты на 5,5 содержащий четыре разряда, каждый из которых состоит из коммутационного триггера, триггера памяти и элемента И-НЕ, причем в каждом из трех первых разрядов единичный выход триггера памяти соединен с единичным входом коммутационного триггера,единичный выход которого подключен к входу элемента И-HE, а нулевой выход-. к единичному входу триггера памяти и к единичному входу коммутационного триггера csoего разряда и к нулевому входу триггера памяти и входу элемента И-НЕ предыдущего разряда, в четвертом разряде нулевой выход триггера памяти соединен с единичным входом . коммутационного триггера, нулевой выход которого подключен к нулевым входам триггеров памяти третьего и четвертого разрядов и к нулевым входам коммутационных триггеров второго и третьего разрядов, выход элемента

И-НЕ первого разряда соединен с входами коммутационного триггера второго разряда,. выход элемента И-НЕ второго разряда — с нулевым входом коммутационного триггера третьего разряда, выход элемента И-НЕ третьего разряда — с входом элемента И-НЕ четвертого разряда, выход которого подключен к входу элемента И-HE третьего разряда и к нулевым входам коммутационных триггеров и триггеров памяти всех разрядов, а нулевые входы коммутационных триггеров первого, второго и третьего разрядов и входы коммутационного триггера четвертого разряда соединены с входной шиной, введены дополнительные элементы И-НЕ.

Причем выход элемента И-НЕ первого разряда соединен с нулевым входом коммутационного триггера четвертого разряда и с входом первого дополнительного элемента И-НЕ, выход элемента И-НЕ второго разряца — с входом элемента И-НЕ четвертого разряда, выход которого подключен к нулевому входу коммутационного триггера и к единичному входу триггера памяти четвертого разряда и к входу второго дополнительного элемента И-НЕ, другой вход которого подключен к выходу первого дополнительного элемента Ы-НЕ, входы которого соединены с единичньг: ми выходами триггеров памяти третьего и четвертого разрядов, нулевой выход коммутационного триггера третьего разряда соединен с нулевыми выходами коммутационного триггера и триг,гера памяти первого разряда, а нулевой выход коммутационного триггера четвертого разряда — с входами элементов И-HE первого и третьего разрядов и с единичными входами триггеров памяти перного и второго разрядов.

На чертеже представлена структурная электрическая схема делителя частоты на 5,5. импульса,По окончании тактоного импульса на выходах элементов 2 и 3 сигналы равны логическому нулю,поэтому с приходом второго тактового импульса срабатывает только элемент ИНЕ 7,устанавливая триггер памяти первого разряда н единицу.По окончании

55 действия тактового импульса на выходе элемента И-НЕ 8 появляется логическая единица.

С приходом третьего тактового импульса срабатывает элемент И-НЕ 9, Q} устанавливая триггер памяти второго разряда в единицу, а триггер памяти первого разряда в ноль. Чтобы не сработал элемент И-HE 7 в момент действия тактового сигнала после того, ф5 как тРиггеР памяти первого разряда

5 !

О

Делитель частоты на 5,5 содержит входную шину 1 тактового сигнала, элементы И-НЕ 2-5 соответственно первого — четвертого разрядов, элементы

И-НЕ 6-13, попарно образующие комму-. тационные триггеры первого — четвертого разрядов, элементы И-НЕ 14-21, попарно образующие триггеры памяти этих разрядов, дополнительные элементы И-НЕ 22, 23 °

Устройство работает следующим образом.

Под действием тактовых импульсов в делителе происходит двоичный пересчет поступающих импульсов, при этом осуществляется следующая последовательность смены состояний триггеров памяти делителя

0 0011

1 0100

2 0101

3 0110

4 0111

5 1000

6 1001

7 1010

8 1011

9 1100

10 1101

11 0011

В исходном состоянии триггеры памяти первого и второго разрядов находятся н единичном состоянии, триггеры памяти остальных разрядов — н нулевом состоянии, а тактовый сигнал, поступающий на шину 1, отсутствует, равен логическому нулю. В этом случае на выходах элемвнтон 2, 3, 5, 7, 9, 10, 11, 12, 14, 16, 19, 21, 22 имеется логическая единица, на выходах остальных элементов — логический нуль.

С приходом первого тактового импульса срабатывает элемент И-НЕ 11, устанавлиная триггер памяти третьего разряда н единичное состояние, а триггеры памяти младших разрядон в нулевое.

Наличие связи с выхода элемента И-НЕ

11 на вход элементов 3, 7, 9, 10 препятствует появлению на выходах Этих элементов сигнала, равного логическому нулю, в момент действия тактового

771880 установится в ноль, а также для обеспечения устойчивой работы элемента И-НЕ 9 выход этого элемента соединен с входом элементов 2, 7, 8.

С приходом четвертого тактовьго импульса срабатывает только элемент

И-НЕ 7, поскольку на выходах элементов 2 и 3 имеются логические нули.

По окончании действия четвертого тактового импульса на выходах элементов

2 и 3 появляются сигналы, равные логической единице, поэтому с приходом пятого тактового импульса срабатывает элемент И-HE 5, на его выходе появляется сигнал, равный логическому нулю, который через элемент И-НЕ 23 поступает на выходную шину 24 делителя и который устанавливает триггер памяти четвертого разряда в единичное состояние, а триггеры памяти всех младших разрядов в нулевое состояние.

Далее аналогично в делителе осуществляется обычный двончный пересчет до тех пор, пока с приходом десятого тактового импульса в нем нв установится код 1101. По окончании десятого тактового импульса на выходе элемента И-HE 2 появляется сигнал, равный логической единице, что ведет к появлению на выходе элемента И-НЕ 22 сигнала, равного логическому нулю, который через элемент И-НЕ 23 поступает на выходную шину 24; С приходом одиннадцатого тактового импульса срабатывает элемент И-НЕ 12, устанавливая ,триггеры памяти первого и второго разрядов в единичное, а триггеры памяти третьего и четвертого разрядов в нулевое состояния, возвращая таким образом делитель в исходное положение.

Формула изобретения

Делитель частоты на 5,5, содержащий четыре разряда, каждый из которых состоит из коммутационного триггера, триггера памяти и элемента И-НЕ, причем в каждом из трех первых разрядов единичный выход триггера памяти соединен с единичным входом коммутационного триггера, единичный выход которого подключен к входу элемента

И-НЕ, а нулевой выход — к единичному входу триггера памяти и к единичному входу коммутационного триггера своего разряда и к нулевому входу триггера памяти и входу элемента И-НЕ предыдущего разряда, в четвертом разряде нулевой выход триггера памяти соединен с единичным входом.комлутационного триггера, нулевой выход которого подключен к нулевым входам триггеров памяти третьего и четвертого разрядов и к нулевым входам коммутационных триггеров второго и третьего разрядов, выход элемента И-НЕ первого разряда соединен с входами коммутационного триггера второго разряда, выход элемента И-НЕ второго разряда — с нулевым входом коммутационного триггера третьего разряда, выход элемента И-НЕ третьего разряда— с входом элемента И-НЕ четвертого разряда, выход которого подключен к входу элемента И-НЕ третьего разряда и к нулевым входам коммутационных триггеров и триггеров памяти всех разрядов, а нулевые входы коммутационных триггеров первого, второго и третьего разрядов и входы коммутационного триггера четвертого разряда соединены

2О с входной шиной, о т л и ч а ю— шийся тем, что, с целью покушения надежности работы делителя, в него введены дополнительные элементы

И-НЕ, причем выход элемента И-НЕ первого разряда соединен с нулевым входом коммутационного триггера четвертого разряда и с входом первого дополнительного элемента И-НЕ, выход элемента И-НЕ второго разряда — с входом элемента И-НЕ четвертого разряда, выход которого подключен к нулевому входу коммутационного триггера и к единичному входу триггера памяти четвертого разряда и к входу второго дополнительного элемента И-НЕ, другой вход которого подключен к выходу первого дополнительного элемента ИНЕ, входы которого соединены с единичными выходами триггеров памяти третьего и четвертого разрядов, нуле40 вой выход коммутационного триггера третьего разряда соединен с нулевыми выходами коммутационного триггера и триггера памяти первого Разряда, а нулевой выход коммутационного тригге4> ра четвеРтого Разряда — с входами элементов И-НЕ первого и третьего разрядов и с единичными входами триггеров памяти первого и второго разрядов, Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

9 444330, кл. Н 03 K 23/00, 1971.

2. Заявка 1 2493135/18-21, кл. Н 03 К 23/02, 1977, по которой з5 принято решение о выдаче авторского свидетельства.

771880

Тираж 995

Эакаэ 6719/72

Подписное

BHHHIIH Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. ужгород, ул. Проектная, 4

Составитель В. Черньиаев

Редактор T. Юрчикова Техред М. Кузьма Корректор Г.Назарова