Устройство для умножения

 

Союз Советских

Социалистических.Республик

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. саид-ву

1 (22) Заявлено 220279 (21) 2728517/18-24 (5ЦМ. Кл.

С 06 F 7/52 с присоединением заявки Мо

Государствеииый комитет

СССР по делам изобретений и открытий (23) Приоритет

Опубликовано 23.10.80. Бюллетень Ио 39 (53)УДК 681. . 325 (088. 8) Дата опубликования описания 02. 11, 80 (72) Автор изобретения

Е. Ф. Киселев (71) Заявитель (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ

Изобретение относится к вычислительной технике и может быть использовано при построении специализированных вычислителей, работа которых ,основана на принципах цифрового ин;тегрирования (т.е. связана с числоимпульсной обработкой информации).

Известно устройство для умножения, содержащее счетчик, делитель, выходы которых соединены соответственно с первыми и вторыми входами группы элементов И, выходы кото-. рых объединены, а также управляемый делитель и триггер (1).

Недостатком данного устройатва является низкое быстродействие.

Наиболее близким по технической сущности к предлагаемому является множительное устройство, содержащее т(Ълитель частоты, элемент И, двоичный умножитель, реверсивный счетчик, при этом входы младших разрядов первого операнда устройства соединены с информационными входа .ми двоичного умножителя, входы стар. .ших разрядов второго операнда устройства соединены,с информационными входами вычитающего счетчика, выход которого соединен с первым входом элемента И, второй вход элемента И соединен с тактовым входом устройства и счетным входом вычитающего счетчика, выход элемента И соединен со счетным входом двоичного умножителя, входы старших разрядов третьего операнда устройства соединены с информационными входами,реверсивного счетчика, вход установки нуля которого соединен с входом установки нуля устройства, входы записи информации реверсивного счетчик, вычитающего счетчика и двоичного умножителя соединены со входом записи операндов устройства, выходы реверсивного счетчика соединены с выходами старших разрядов устройства (2).

В данном устройстве в. каждом цикле вычислений:умножитель производит умножение первого:операнда Х на второй операнд Ч, представленный на тактовом входе умножителя числоимпульсным кодом (ЧИК g), представляющим собой последовательность импульсов, число которых равно

773622

20

55 !

d0

65 где У и 2 — соответственно логической и весовой коэффициенты i-ro разряда К-разрядного кода.

Длительность цикла вычисления известного устройства равна

Tu,="q ьи (2) где t период следования импульсов на тактовом входе устройства.

Недостатком данного устройства .является низкое быстродействие.

Цель изобретения — повышение бы. стродействия устройства.

Поставленная цель достигается тем, что устройство для умножения, содержащее делитель частоты, элемент И, двоичный умножитель, реверсивный счетчик, при этой входы младших разрядов первого операнда устройства соединены с информационными входами двоичного умножителя, входы старших разрядов второго операнда устройства соединены с информационными входами вычитающего счетчика, выход которого соединен с первым входом элемента И, второй вход элемента И соединен с тактовым входом устройства и счетным входом нычитающего счетчика, выход элемента

И соединен со счетным входом двоичного умножителя, входы старших разрядов третьего операнда устройстна соединечы с информационными входа ми реверсивного счетчика, вход установки нуля которого соединен: с входом установки нуля устройства, входы записи информации реверсивного счетчика, .вычитающего счетчика и двоичного умножителя соединены со входом записи операндов устройства, выходы реверсивного счетчика соединены с выходами старших разрядов устройства, дополнительно содержит коммутатор и сумматор, причем первый информационный вход коммутатора со" единен с выходом элемента И, первый управляющий вход - с входом старшего разряда первого операнда устройства, второй управляющий входс входом..младшего разряда второго операнда устройства, второй информационный вход — с выходом переноса вычиталщего счетчика и выходом конца операции устройства, выходы двоичного умножителя и коммутатора соединены соответственно с.входами слагаемых сумматора, вход управления реверсом сумматора соединен с соответствующим входом устройства, информационный,вход — с входом млад,шего разряда третьего операнда устройства, вход установки нуля †. с входом установки нуля устройства, вход записи информации - с входом записи операндов устройстна, первый и второй выходы переноса сум- матора соединены соответственно с входами сложения и вычитания реверсивного счетчика; выход суммы сумматора соединен с выходом младшего, разряда устройства, а также тем, что сумматор содержит счетный триггер, элемент И, элемент запрета, элемент ИЛИ, полусумматор, дешифратор переноса, при этом входы слагаемых полусумматора являются входами слагаемых сумматора, выход переноса полусумматора соединен с первым вхо" дом дешифратора переноса, второй вход дешифратора соединен с входом управления реверсом сумматора, третий вход — с выходом суммы полусумматора и импульсным входом счетного триггера, четвертый вход — c выходом счетного триггера и выходом суммы сумматора, первые входы элементов И и запрета являются информационным входом сумматора, вторые входы - входом записи информации сумматора, выходы элементов И и запрета соединены соответственно с

S-входом счетного триггера и первым входом элемента ИЛИ, второй вход которого соединен с входом установки нуля сумматора, а выход— с R-входом счетного триггера.

На чертеже приведена схема множительного устройства.

Устройство содержит вычитающий счетчик 1, элемент И 2, двоичный умножитель 3, реверсинный счетчик

4, входы 5 первого операнда, входы б второго операнда, тактовый вход

7 устройства, входы 8 третьего операнда устройства, вход 9 установки нуля устройства, вход 10 записи операндов устройства, выходы 11 устройства, коммутатор 12, сумматор 13, вход 14 управления реверсом устройства, выход 15 конца операции, счетный триггер 16, элемент H 17, элемент запрета 18, элемент ИЛИ 19, полусумматор 20, дешифратор 21 переноса, счетчик 22 результата, блок 23 умножения.

Устройство выполнено на базе цифровых элементов. Триггеры, входящие в устройство переключаются в некоторые моменты времени после окончания импульсов на их синхронизирующих входах.

Функционирование устройства основано на принципах цифрового интегрирования (работает циклически).

Перед началом каждого цикла работы устройства в памяти блока 23 умножения и счетчика 22 результата содержится информация, обусловленная работой устройства в предыдущем цикле.

Цикл вычислений начинается с приходом на вход 10 устройства, импульса И 10, по которому с нходов 8 в счетчик 22 заносится n=10-разрядный код третьего операнда .Z, с входов

6 в счетчик 1 заносится (К-1)=5-разрядный код f, представленный старс

773622 шими разрядами кода второго операнда Ч, а двоичный умножитель 3 устанавливается в "0".

В некоторый момент после окончания И 10 на вход 7 устройства подается последовательность тактовых импульсов (ПИ), поступающая на счетный (вычитающий) вход счетчика 1 и второй вход элемента И 2, на первый вход которого с выхода счетчика 1 подается управляющий сигнал. По данно"му сигналу счетчика 1 разрешается работа элемента И 2, если содержимое счетчика 1 не равно "0" и запрещена, если содержимое счетчика

1 равно "0". Таким образом, по ПИ 7 содержимое счетчика 1 начинает уменьшаться, а на выходе элемента И 2, вырабатывается последовательность импульсов, поступак цих на счетный вход двоичного умножителя 3 и первый информационный вход коммутато- 20 ра 12.

На второй информационный вход коммутатора 12 с выхода переноса счетчика 1 поступает импульс, являющийся признаком конца операции. Коммутатор 12 по сигналам на первом и втором информационных входах, первый из которых определяется логическим значением Х старшего (первого) разряда первого операнда Х, а второй — логическим значением Ч млад-. шего (шестого) разряда второго операнда Ч„ вырабатывает на выходе последовательность импульсов, поступающих на один иэ входов слагаемого сумматора 13. На другой вход слагаемого сумматора 13 с выхода двоичного умножителя 3 поступает последовательность импульсов, вырабатываемая по серии импульсов с выхода элемента H 2 и (K-1)=5-разрядному 40

I коду Х, представленному младшими разрядаь;и K=6-разрядного кода операнда Х. Каждый импульс последовательности ПИ 12 или ПИ 13 имеет вес

2 "и пбдсчитывается счетчиком 3.

Режим работы (сложение или вы:итание) счетчика 22 задается с вхо- . да управления реверсом 14 устройства так, что при нулевом сигнале (т.е. Х УЪО) счетчик 22 работает на сложение, а при единичном сигнале (т.е. Х-Y80) - на вычитание. Это осуществляется следующим образом.

Если на входах слагаемых сумматора 13 имеются единичные сигналы, то п@лусумматор 20 вырабатывает импульс переполнения, поступающий, при нулевом сигнале на управлякицем входе сумматора, через дешифратор

21 на суммирующий вход, а при единичном — на вычитающий -вход счетчи- gg ка 4. Если имеется единичный сигнал только на одном из входов слагаемого сумматора 13, то полусумматор 20 вырабатывает импульс, поступающий на импулвсный вход счетного триггера 16. Поэтому во втором случае сумматор 13 работает как одноразрядный реверсивный счетчик, импульсы, переполнения которого поступают.соответственно на вход сложения или вход вычитания счетчика 4. Процесс вычисления (т.е. формирование кода в счетчике 22) будет продолжаться до тех пор, пока счетчик не выдаст сигнал с выхода переноса. Сигнал переноса делителя поступает на выход конца операции устройства, сигнализируя о том, что цикл вычисления заканчивается. Поэтому в некоторый момент после окончания данного сигнала прекращается подача на вход 7 устройства тактовых импульсов. На этом цикл вычислений закончен. Следовательно, с выходов 11 устройства будет сниматься результат вычисления п=10-разрядный код числа 2, величина которого определяется выражением

Z=Z+(-1 ).(N1+N2)-2, (3) где М1, N2 — число импульсов, выработанных в течение цикла вычисления соответственно на входе умножйтеля 3 и коммутатора

12;

П9 — логическое значение сигнала на входе 14 управления реверсом.

2 — код третьего операнда.

Причем

/ у Мъ+2 и и, 2

Ю = Pent(x — = т. eat x. -" — Т вЂ”, <ц —,,4 . 2 -1% 1

И2= Х,(ЮЧ,y 45)

Длительность цикла вычисления можно определить выражением

Тц=НЪ.й (б) где с — период следования тактовых импульсов на входе 7 устройства е

К=2 ЕЧ 2 =2 Ч2 (Ф

5 j--4 3 „1 где М вЂ” число импульсов на выходе

Ъ элемента И 2.

Сравнивая выражения (2) и (б) получим

Т 9 (8)

Из этого следует, что при одинаковых результатах вычислений в известном и в предложенном устройстве, предложенное устройство обладает более высоким быстродействием.

Формула изобретения

1. Устройство для умножения, содержащее делитель частоты, элемент И„ двоичный умножитель, реверсивный счетчик, при этом входы младших разрядов первого операнда устройства соединены с информационными входами, двоичного умножителя, входы старших

773622 разрядов второго операнда устройства соединены с информационными вхо". дами вычитающего счетчика, выход ко- торого соединен с первым входом элемента И, второй вход элемента И соединен с тактовым входом устройства и счетным входом вычитающего счетчика, выход элемента И соединен со счетным входом двоичного умножителя, входы разрядов третьего операнда устройства соединены с информационными входами реверсивного счетчика, вход установки нуля которого соединен с входом установки нуля устройства, входы записи информации реверсивного счетчика, вычитающе"o счетчика и двоичного умножи- 5 теля соединены со входом записи опе-: рандов устройства, выходы реверсивного счетчика соединены с выходами старших разрядов устройства, о т .л и ч а ю щ е е а я тем, что, с 20 целью повышения быстродействия, в него дополнительно введен коммутатор и сумматор, причем первый информационный вход коммутатора соединен с выходом элемента И; первый управляющий вход — с входом старшего разряда первого операнда устройства, второй управляющий вход — с входом младшего разряда второго операнда устройства, второй информационный вход - с выходом переноса 30 вычитающего счетчика и выходоМ конца операции устройства, выходы дво» ичного умножителя и коммутатора соединены соответственно с входами олагаемых сумматора, вход управления 35 реверсом сумматора соединен с соответствующим входом устройства, информационный вход — с входом младшего разряда третьего операнда устройства, вход установки нуля - с входом установки нуля устройства, вход записи информации — с входом записи операндов устройства, первый и второй выходы переноса сумматора соединены соответственно с входами сложения и вычитания реверсивного счетчика, выход, суммы сумматора соединен с выходом младшего разряда устройства.

2. Устройство по п. 1, о .т л ич а ю щ е е с я тем, что сумматор содержит счетный триггер, элемент

И, элемент запрета, элемент ИЛИ, полусумматор, дешифратор переноса, при.этом входы слагаемых полусумматора являются входами слагаемых сумматора, выход переноса полусумматора соединен с первым входом дешифратора переноса, второй вход дешифратора соединен с входом управления реверсом сумматора, третий вход — с выходом суммы полусумматора и импульсным входом счетного триггера, четвертый вход — с выходом счетного триггера и выходом суммы сумматора, первые входы эле,ментов И и запрета.являются информа ционным входом сумматора, вторые входы †входом записи информации сумматора, выходы элементов И и запрета соединены соответственно с S-входом счетного триггера и первым входом элемента ИЛИ, второй вход которого соединен с входом установки нуля сумматора, а выход - с R-входом счетного триггера.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Р 404086, кл. G 06 F 7/39, 1971.

2. Авторское свидетельство СССР по заявке 9 2531456/18-24, 1977 (прототип).

773622

Составитель Г.Плешев

Редактор Г.Волкова Техред H.Ãðàá < Корректор М.демчик

Заказ 7506/62 . Тираж 751 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4