Устройство для умножения

 

СОюз СОаетскнх

Соцмалнстнческмк

Республнк

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (ii) 771669 (6l ) Дополнительное к авт. саид-ву (22) Заявлено 18,10.78 (21 ) 2675106/18-24 с присоединением заявки № (э 1 ) Приоритет (51)М. Кл.

G 06 F 7/52

Государственный комитет

СССР до делам изобретений и открытий

Опубликовано 15.10 80 Бюллетень № 38

Дата опубликования описания 15.10.80 (53) УДК 681.325 (088.8) (72) Авторы изобретения

В. И. Кузнецов, Б. Г. Лукьянов и В. Д. Паронджанов (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ

Изобретение относится к вычислительной технике и может быть использовано в устрой ствах обработки дискретной информации для выполнения операций умножения над числами, представленными в двоично-десятичном коде.

Известно устройство умножения (1), содержащее формирователь синхронизирующих импульсов, выход которого соединен с первым входом элемента И, регистр множимого, регистр множителя и схему деления количества после10 довательных импульсов.

Известное устройство сложно и имеет низкое быстродействие, так как для получения результата умножения двух чисел необходимо произвести большое количество операций сложения, равное произведению сомножителей.

Наиболее близким по технической сущности к предложенному является устройство умножения (2), содержащее триггер пуска, триггер реверса, регистры множимого и множителя, фор20 мирователь синхроимпульсов, схему знака и схему управления, счетчик результата, вычитающий счетчик и элементы И и ИЛИ, причем выход формирователя синхроимпульсов соеди

2 нен с первым входом первого элемента И, второй вход которого соединен с прямым выходом триггера пуска, а выход, через второй элемент И, соединен со входом счетчика результата, выходы регистров множимого и множителя через многовходовые элементы И и элемент

ИЛИ соединены со счетными входами вычитающего счетчика и триггера реверса.

Описанное устройство обладает низким быстродействием, IRK как для получения результата умножения двух чисел требуется большое число операций, равное произведению сомножителей.

Цель изобретения — повышение быстродействия.

Указанная цель достигается тем, что устройство для умножения, содержащее триггер операции, регистры множимого и множителя, декады счетчика результата, элемент И, при этом первый вход элемента И соединен с первым выходом формирователя синхроимпульсов, второй вход — с прямым выходом триггера операции, S-вход которого является управляннцим входом устройства, согласно иэобретеник, соз 77 держит также два анализатора цифр операнда, коммутатор, группу элементов И и группу элементов ИЛИ. При этом первый, второй и третий выходы формирователя синхроимпульсов соединены с соответствующими входами синхронизации первого и второго анализаторов цифр операнда, информационные входы которых соединены с выходами соответственно регистра множимого и регистра множителя, а первые управляющие входы соединены с управляющим входом устройства. Выход элемента И соединен со вторым управляющим входом первого анализатора цифр операнда, а третий вход элемента И соединен с первым управляющим выходом второго анализатора цифр операнда, второй управляющий вход которого соединен со вторым управляющим выходом первого анализатора цифр операнда, а третий управляюший выход — с R-входом триггера операции, Группы выходов первого и второго анализаторов цифр операнда соединены с соответствующими группами входов коммутатора, выходы которого соединены с информационными входами соответствуюших элементов И группы, входы синхронизации элементов И группы соединены с выходом элемента И, выходы i-тых элементов И группы (i = 2 — n, где n — количество разрядов произведения минус единица) соединены с первыми входами j-тых элементов

ИЛИ (j = 1 — n — 1) группы, выходы которых соединены со счетными входами (j+1)-х декад счетчика результата, вторые входы j-тых элементов ИЛИ группы соединены со счетными выходами j-тых декад счетчика результата, счетный вход первой декады которого соединен с выходом первого элемента И группы.

Кроме этого, анализатор цифр операнда содержит вычитаюший счетчик, суммирующий счетчик, дешифратор, коммутатор цифр, два триггера, четыре элемента И и два элемента ИЛИ, при этом счетный вход вычитаюшего счетчика является вторым управляющим входом анализатора цифр операнда, группа информационных входов вычитаюшего.счетчика соединена с группой выходов коммутатора цифр, а выход— с первым входом первого элемента И и S-вхо дом первого триггеру, единичный выход которого соединен с первыми входами второго и третьего элементов И. Второй вход второго элемента И и первый вход четвертого элемента И являются первым входом синхронизации анализатора цифр операнда, вторым входом синхронизации которого являются R-входы первого и второго триггера, а третьим входом .синхронизации — второй вход третьего элемента И. Третий вход второго элемента И соеди.нен с нулевым выходом второго триггера, а и выход — с первым входом первого элемента

ИЛИ и счетным входом суммируюшего счет1669 4. чика, вход установки нуля которого соединен со вторым входом первого элемента ИЛИ и выходом четвертого элемента И, являющегося третьим управляюшим выходом анализатора цифр операнда. Информационные выходы суммирующего счетчика соединены с входами дешифратора, информационные выходы которого соединены с соответствуюшими входами коммутатора цифр и являются группой выходов анализатора цифр операнда. Управляющий выход дешифратора соединен со вторым входом первого элемента И, информационные входы которого являются информационными входами анализатора цифр операнда, выход которого соединен с $-входом второго триггера и является вторым управляющим выходом анализатора цифр операнда. Выход третьего элемента И соединен с первым входом второго элемента ИЛИ, второй вход которого является первым управляющим входом анализатора цифр операнда, а выход соединен с входом синхронизации коммутатора цифр, информационные входы которого являются информационными входами анализатора цифр операнда. Выход первого элемента

ИЛИ соединен с входом установки нуля вычитающего счетчика, единичный выход второго триггера соединен со вторым входом четвертого элемента И, а нулевой выход первого триггера является первым управляющим выходом анализатора цифр операнда.

На чертеже представлена схема устройства умножения, содержащего триггер 1 операции, регистр 2 множителя, регистр 3 множимого, элемент И 4, формирователь 5 синхроимпуль сов, первый и второй анализаторы 6 и 7 цифр операнда, коммутатор 8, группу элементов И

9 — И 9,групп элементов ИЛИ 10 — 10 декады 11 — 11 счетчика результата и управ1 11+ . ляющий вход 12, Каждый из анализаторов 6 и 7 состоит из вычитающего счетчика 13, сумми40 руюшего счетчика 14, дешифратора 15, коммутатора 16 цифр, первого и второго триггеров

17 и 18, четырех элементов И 19 — 22 и двух элементов ИЛИ 23 и 24.

Устройство работает следующим образом.

Перед началом работы триггер 1 операции, суммирующие счетчики 14, регистр 2 множителя, вычитаюшие .счетчики 13, триггеры 17, 18, 1 ь1 регистр 3 множимого, декады 11 -il счетчика результата устанавливаются в нулевое

50 (исходное) состояние (цепи, установки элементов памяти не показаны).

В.регистр 2 множителя записывается значение множителя в двоично-десятичном коде, а в регистр 3 множимого — значение множимо55

ro также в двоично-десятичном коде.

Устройство начинает работать с момента поступления сигнала на управляющий вход 12 устройства. По этому сигналу триггер 1 операции устанавливается в единичное состояние.

Одновременно этот сигнал через элементы ИЛИ

24 анализаторов 6 и 7 поступает на входы коммутаторов 16 цифр;

Коммутатор 16 цифр анализатора 6 осуществляет перепись двоично-десятичного кода каждого разряда множимого из регистра 3 множимого и вычитаюший счетчик 13, Так как суммирующий счетчик 14 находится в исходном состоянии, то по сигналу управления в вычитающий счетчик 13 записывается двоично-десятичный код первого разряда множимого.

Одновременно по сигна -, поступившему с выхода элемента ИЛИ 24 ..;ализатора 7, срабатывает коммутатор 16, к<: 1рый осуществляет перепись двоично-десятичн. о кода соответствующего разряда множителя из регистра 2 множителя в вычитающий счетчик 13. В рассматриваемом случае, когда суммирующий счетчик 14 находится в исходном состоянии, в вычитающий счетчик 13 записывается двоично-десятичный код первого разряда множителя.

Сигнал с единичного выхода триггера 1 операции открывает по первому входу элемента И

4, на третий вход которого предварительно подан сигнал разрешения с нулевого выхода триггера 17 анализатора 7, а на второй вход — импульсы с первого выхода формирователя 5 синхроимпульсов. С выхода элемента И 4 последовательность импульсов подается на счетный вход вычитающего счетчика 13 анализатора 6 и одновременно на один из входов группы элементов И 9 — И 9, На другие входы груп1 и пы элементов И 9 — И 9 поступает сигнал и с соответствующего выхода коммутатора 8.

Коммутатор 8 в зависимости от сигналов на информационных выходах суммирующих счетчиков 14 анализаторов 6 и 7, которые через соответствующие дешифраторы 15 поступают на его входы, формирует соответствующий выходной сигнал, открывающий один из элементов группы элементов И 9 — И 9 . В результате

1 и последовательность импульсов с выхода элемента И 4 подается на вход соответствующей декады 11 — 11 счетчика результата. В наИ+4 чальный момент суммирующий счетчик 14 анализатора 7 установлен в исходном состоянии, что соответствует первому циклу операции умножения, Суммирующий счетчик 14 анализатора

6 также находится в нулевом состоянии, что соответствует первому микротакту операции умножения. На основании этих сигналов коммутатор 8 формирует выходной сигнал, который открывает только один элемент И 9 группы и последовательность импульсов с выхода элемейта И 4 начинает поступать на вход первой декады 11 счетчика результата.

После того как на счетный вход вычитающего счетчика 13 анализатора 6 и одновременно

55 ножения работает до тех пор, пока не будет закончен предпоследний микротакт операции умножения,При этом по сигналу с выхода элемента И 20 суммирующий счетчик 14 переходит в очередное состояние, а вычитающий счетчик 13 устанавливается в исходное состояние.

Сигнал управления с первого информационного выхода дешифратора 15 открывает элемент

И 19. Сигнал с соответствующего второго информационного выхода дещифратора 15, вопервых, подготавливает коммутатор 16 цифр для записи в вычитаюшпй счетчик 13 двоично71669

6 на вхоД первой декады 11 счетчика результата поступит число импульсов, равное значению первой декады множимого, на выходе вычитающего счетчика 13 формируется сигнал, совпадающий с импульсом на первом, выходе формирователя 5 синхроимпульсов.

Данный сигнал формируется в момент перехода вычитающего счетчика 13 в нулевое состояние. Триггер 17 устанавливается в единичное состояние. Сигнал с единичного выхода триггера 17 открывает элемент И 20, предварительно подготовленный к срабатыванию сигналом управления с нулевого выхода триггера 18. Импульс с первого выхода формирователя 5 син15 хроимпульсов через открытый элемент И 20 поступает на счетный вход суммирующего счетчи- ка 14 и через элемент ИЛИ 23 — на вход установки нуля вычитаюшего счетчика 13. При этом суммирующий счетчик 14 переходит в пер2с вое состояние, а вычитающий счетчик 13 устанавливается в исходное (нулевое) состояние.

Сигналы с информационных выходов суммирующего счетчика 14 поступают на вход дешифратора 15. На одном из его информационных

25 выходов формируется очередной сигнал, который, с одной стороны, подготавливает коммутатор 16 цифр для записи двоично-десятичного кода второго разряда множимого в вычита1ощий счетчик 13 и, с другой стороны, дает возможность коммутатору 8 сформировать сигнал на втором выходе. При этом сигнал с выхода коммутатора 8 подготавливает к срабатыванию элемент И9.

Кроме того, сигнал с единичного выхода триггера 17 открывает элемент И 21. Импульс с третьего выхода формирователя 5 синхроимпульсов через открытый элемент И 21 и через элемент ИЛИ 24 подается на вход коммутатора 16 цифр, в результате чего в вычитаюший счетчик 13 записывается двоична-десятичный

l код очередного, второго разряда множимого.

С выхода элемента И 4 последовательность импульсов продолжает поступать на счетный вход вычитающего счетчика 13 и через открытый элемент И 9 и элемент ИЛИ 10 — на вход второй декады 11 счетчика результата.

Аналогично описанному устройство для ум771669 десятичного кода последнего разряда множимого и, во-вторых, обеспечивает коммутатору 8 возможность формирования управления входом соответствующей декады 11 — 11 счетчика

1+1 результата для приема последовательности импульсов э последнем микротакте.

Импульс с третьего выхода формирователя 5 синхроимпульсов через открытый элемент И 21 через элемент ИЛИ 24 подается на управляющий вход коммутатора !6 цифр, в результате чего в вычитаюцтий счетчик 13 записывается двоичнодесятичный код последнего разряда множимого.

Импульс со второго выхода формирователя 5 синхроимпульсов устанавливает триггер 17 в нулевое состояние. 15

С выхода элемента И 4 последовательность импульсов продолжает поступать на счетный вход вычитаюшего счетчика 13 анализатора 6 и на вход соответствующей декады счетчика результата.

После того как на счетный вход вычитающего счетчика 13 и одновременно на вход соответствующей декады счетчика результата поступит число импульсов, равное значению последнего разряда множимого, на его выходе формируется сигнал, который поступает, во-первых, на S-вход триггера 17 и через открытый элемент И 19 íà S-вход триггера 18, устанавливая их в единичное состояние, и, во-вторых, на счетный вход вычитаюшего счетчика 13 анализатора 7.

При этом число, записанное в нем и равное первому разряду множителя, уменьшается на единицу.

Импульс с первого выхода формирователя

5 синхроимпульсов через открытый элемент И

22 поступает на вход установки нуля суммирующего счетчика 14 анализатора б и через элемент ИЛИ 23 — на вход установки нуля вычитаюшего счетчика 13.

Импульс с третьего выхода формирователя 5 синхроимпульсов через открытый сигналом с, единичного выхода триггера 17 элемент И 21 и через элемент ИЛИ 24 поступает на вход коммутатора 16 цифр, В результате в вычита- 4 ющий счетчик 13 записывается двоично-десятичный код первого разряда множимого, Так как суммирующие счетчики 14 анализаторов 6 и 7 опять находятся,в исходном состоянии, то, аналогично описанному, коммутатор

8 формирует на первом выходе сигнал, который снова открывает элемент И 9.

Сигналом со второго выхода формировате ля 5 синхроимпульсов в нулевое состояние устанавливаются триггеры 17 и 18 анализатора 6.

Таким образом осуществляется окончание первого такта операции умножения и переход к выполнению второго такта, 8

После выполнения первого такта операции умножения в счетчике результата находится число равное значению множимого

В последующих тактах устройство работает аналогично, При этом общее число тактов равно значению первого разряда множителя.

В процессе выполнения последующих тактов операции умножения осуществляется сложение промежуточного результата со значением соответствующего разряда множимого.

Как было отмечено ранее, в конце каждого такта операции умножения на выходе элемента

И 19 анализатора 6 формируется сигнал, поступаюший на счетный вход вычитаюшего счетчика 13 анализатора 7.

После того как на его вход будет подано число импульсов, равное значению первого разряда множителя, что соответствует окончанию выполнения процедуры умножения на разряд множителя, т.е. окончанию первого цикла операции умножения, на выходе вычитающего счетчика 13 анализатора 7 формируется сигнал.

По этому сигналу триггер 17 анализатора 7 устанавливается в единичное состояние. Сигналом с единичного выхода триггера 17 открывается элемент И 20, предварительно подготовленный по второму входу сигналом управления с нулевого выхода триггера 18, Импульс с первого выхода формирователя 5 синхроимпульсов через открытый элемент И 20 поступает на счетный вход суммирующего счетчика 14, а через элемент ИЛИ 23 — на вход установки нуля вычитаюшего счетчика 13. При этом суммирующий счетчик 14 переходит в первое состояние, а вычитающий счетчик 13— в исходное состояние. Сигналы с информационных выходов суммирующего счетчика 14 поступают на входы дешифратора 15. На одном из его информационных выходов формируется сигнал управления, который, во-первых, подготавливает коммутатор 16 цифр для записи двоично-десятичного кода второго разряда множителя и, во-вторых, дает возможность коммутатору 8 сформировать сигнал управления элементом И 9 группы. Это обеспечивает сдвиг на одну декаду при записи множимого в счетчик результата, так как очередной цикл работы устройства умножения соответствует операции умножения на следующий разряд множителя.

Кроме того, сигнал с единичного Выхода триггера 17 цикла открывает элемент И 21.

Импульс с третьего выхода формирователя 5 синхроимпульсов через открытый элемент И 21 и через элемент ИЛИ 24 подается на вход коммутатора 16 цифр, в результате чего в вычитающий счетчик 13 записывается двоично-десятичный код второго разряда множителя. ддновре. менно аналогично описанному по сигналу с третьего выхода формирователя 5 синхроимпуль771669 сов осуществляется запись в вычитающий счетчик 13 анализатора 6 двоично-десятичного кода первого разряда множимого. Затем сигналом со второго выхода формирователя 5 синхронмпульсов триггер 17 анализатора 7 и триггеры 17 5 и 18 анализатора 6 устанавливаются в нулевое состояние.

С выхода элемента И 4 последовательность импульсов продолжает поступать на счетный вход вычитающего счетчика 13 анализатора 6 и через открытый элемент И 9 группы и элемент ИЛИ 10 группы — на вход второй де1 кады 11 счетчика результата. г

Устройство умножения работает аналогично описанному, при этом коммутатор 8 обеспечивает необходимый сдвиг на одну декаду.

После того как на вход вычитающего счетчика 13 анализатора 7 поступит число импульсов, равное значению второго разряда множителя, что соответствует окончанию умножения 20 ,на второй разряд множителя, на выходе вычи.!

После установки триггера 1 операции в нулевое состояние снимается сигнал управления с входа элемента И 4, в результате чего прекращается поступление последовательности импульсов на вход декад 11 -11 счетчика резульИ тата.

Импульс со второго выхода формирователя

5 синхроимпульсов устанавливает в нулевое состояние триггеры 17 и 18 анализаторов 6 и 7.

После этого устройство, возвращается в исходное состояние. На этом операция умножения заканчивается и устройство готово к выполнению очередной операции умножения.

Предлагаемое устройство для умножения по сравнению с известными устройствами обладает более высоким быстродействием, так как количество тактовых импульсов, необходимое для вычисления произведения двух чисел, равно произведению сумм цифр этих чисел.

Формула изобретения

45 тающего счетчика 13 анализатора 7 формирует. ся очередной сигнал.

Аналогично описанному, осуществляется перевод в очередное состояние суммирующего счетчика 14, запись двоично-десятичного кода очередного разряда множителя в вычитающий счетчик 13 анализатора 7 и запись двоичнодесятичного кода первого разряда множителя ,в вычитающий счетчик 13 анализатора 6. 30

После окончания выполнения предпоследнего цикла суммирующий счетчик 14 анализатора 7 переводится в состояние, соответствующее подготовке устройства к умножению на последний разряд множителя. 3S

Устройство для умножения осуществляет аналогично описанному умножение на последний разряд множителя.

После того как на вход вычитающего счетчика 13 анализатора 7 поступит число импуль- 40 ,сов, равное значению последнего разряда множителя, на его выходе формируется сигнал, который поступает на S-вход триггера 17 и через элемент И 19, подготовленный сигналом с информационного выхода дешифратора 15— на S-вход триггера 18, устанавливая их в единичное состояние.

Сигнал с единичного выхода триггера 18 открывает элемент И 22.

Импульс с первого выхода формирователя

5 синхроимпульсов через открытый элемент И

22 поступает на вход установки нуля суммирующего счетчика 14, через элемент ИЛИ 23 на вход установки нуля вычитающего счетчика 13 и íà R-вход триггера 1 операции, уста55 наливая их в исходное (нулевое) состояние.

Одновременно устанавливается в исходное состояние суммирующий счетчик 14 и вычитающий счетчик 13 анализатора 6, 1, Устройство для умножения, содержащее триггер операции, регистры множимого и множителя, декады счетчика результата, элемент

И, при этом первый вход элемента И соединен с первым выходом формирователя синхронмпульсов, второй вход — с прямым выходом триггера операции, S-вход которого является управляющим входом устройства, о т л и ч аю щ е е с я гем, что, с целью повыщенпя быстродейстьия, в него дополнительно введены два анализатора цифр операнда, коммутатор, группа элементов И и группа элементов

ИЛИ, при этом первый. второй и третий выходы формирователя синхроимпульсов соединены с соответствующими входами синхройнзации первого и второго анализатора цифр операнда, информационные входы которых соединены с выходами соответственно регистра множимого и регистра множителя, а первые управляющие входы соединены с управляющим входом устройства, выход элемента И соединен со вторым управляющим входом первого анализатора цифр операнда, а третий вход элемента И соединен с первым управляющим выходом второго анализатора цифр операнда, второй управляющий вход которого соединен со вторым управляющим выходом первого анализатора цифр операнда, а третий управляющий выход — с R-входом триггера операции, группы выходов первого и второго анализаторов цифр операнда соединены с соответствующимн группами входов коммутатора выходы которого соединены с информационными входами соответствующих элементов И группы, входы синхронизации элементов И группы соединены с

BblxopoM элемента И, выходы i-тых элементов

И группы (i = 2 — n, где и — количество раз11 рядов произведения минус единица) соединены с первыми входами j-тых элементов ИЛИ (j

= 1-n — 1) группы, выходы которых соединены со счетными входами (j+1) õ декад счетчика результата, вторые входы j-тых элементов ИЛИ группы соединены со счетными выходами j-тых декад счетчика результата, счетный вход первой декады которого соединен с выходом первого элемента И группы.

2. Устройство по п, 1, о т л и ч а ю ш ее с я тем,. что анализатор цифр операнда содержит вычитающий счетчик, суммирующий счетчик, дешифратор, коммутатор цифр, два триггера, четыре элемента И и два элемента

ИЛИ, при этом счетный вход вычитаюшего счетчика является вторым управляющим входом анализатора цифр операнда, группа информационных входов вычитаюшего счетчика соединена с группой выходов коммутатора цифр, а выход — с первым входом первого элемента И и S-входом первого триггера, единичный выход которого соединен с первыми входами второго и третьего элементов И, второй вход второго элемента И и первый вход четвертого элемента И являются первым входом синхронизации анализатора цифр операнда, вторым входом синхронизации которого являются

R-входы первого и второго триггеров, а третьим входом синхронизации — второй вход третьего элемента И, третий вход второго элемента

И соединен с нулевым выходом второго триггера, а выход — с первым входом первого элемента ИЛИ, и счетным входом суммирующего счетчика, вход установки нуля которого соединен со вторым входом первого элемента ИЛИ

771669 и выходом четвертого элемента И, являющегося третьим управляющим выходом анализатора цифр операнда, информационные выходы суммирующего счетчика соединены с входами дешифратора, информационные выходы которого соединены с соответствующими входами коммутатора цифр и являются группой выходов анализатора цифр операнда, а управляющий выход дешифратора соединен со вторым входом nept0 вого элемента И, информационные входы которого являются информационными входами анализатора цифр операнда, выход которого соединен с S-входом второго триггера и является вторым управляющим выходом анализатора

1s цифр операнда, выход третьего элемента И соединен с первым входом второго элемента ИЛИ, второй вход которого является первым управляющим входом анализатора цифр операнда, а выход соединен с входом синхронизации коммуэп татора цифр„информационные входы которого являются информационными входами анализатора цифр операнда, выход первого элемента ИЛИ соединен с входом установки нуля вычитающего счетчика, единичный выход второго триггера соединен со вторым входом четвертого элемента И, а нулевой выход первого триггера является первым управляющим выходом анализатора цифр операнда.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР М 3399!5, кл, 6 06 F 7/52, 1970.

2. Авторское свидетельство СССР И 434411, кл. G 06 F 7/39, 1970 (прототип).

771669

Составитель Г. Плешев

Техред Н. Граб Корректор М. Вигула

Редактор T. Орловская

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Заказ 6699/61 Тираж 751 Подписное

ВНИИПИ Государственного комитета СССР о делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5