Цифровой вычислитель функций синуса и косинуса

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советски к

Социалистических

Республик (iii 78181 7 (61) Дополнительное к авт,санд-ву (22) Заявлено 13.08.76 (21) 2398545/18 — 24 с присоединением заявки ¹ 2405470/18 — 24 (28) Приоритет (ы)м. кл.

606 F 1531

4Ъеударствевиый комитет

СССР

II0 делам нвооретеикйй н открмткй

Опубликовано 23,11,80. Бюллетень ¹43 (53 у УДK 681325 (088.8) Дата опубликования описания 23.11.80 (72) Авторы иЗобретения

Е. Ф. Киселев, О. Н. Волкова и,А, И, Немкин (71) Заявитель (54) ЦИФРОВОЙ ВЫЧИС1(ИТЕЛЬ ФУНКЦИЙ СИНУСА И КОСИНУСА

Изобретение относится к автоматике и вычислительной технике и может быть использовано в устройствах цифровых радиально-круговых разверток, в устройствах цифрового автоматического управления и в устройствах отображе5 ния графической информации.

Известно устройство для вычисления функций синуса и косинуса, в котором эти зависимости получают из параллельного кода аргумента при помощи генератора гармонических колебаний

}о с ударным возбуждением н с использованием цифроаналоговой техники. Точность выработки этих зависимостей связана с точностью аналоговых узлов, используемых в устройстве 11).

Наиболее близким по технической сущности

}5 к предлагаемому является цифровой вычислитель функций синуса и косинуса, содержащий два счетчика, три сумматора., элемент ИЛИ, два регистра и две группы элементов И, причем первый вход первого счетчика соединен с первым входом второго счетчика, первыми входами первого н второго сумматоров и первым входом элемента ИЛИ, второй вход которого подключен к первому выходу первого счетчика и второму входу второго счетчика, выход элемента ИЛИ соединен с первыми входами пер,вого и второго регистров, первый выход второго счетчика подключен к первому входу первого сумматора, второй выход второго счетчика соединен со вторым входом первого сумма. тора и вторым входом первого регистра, третий выход второго счетчика подключен ко второму входу второго регистра, выходы первого регистра соединены с первыми входами элементов И первой группы, а выходы второго регистра подктпоченьт K первым входам элементов И второй группы, выходы элементов И первой группы через второй сумматор -соединены с третьим входом второго регистра, а выходы элементов И второй группы через третий сумматор подключены к третьему входу первого регистра Щ.

Известное устронство имеет низкое быстродействие.

Цель изобретения — повышение быстродействия.

Поставленная цель достигается тем, что в устройство введены два дополнительных злеSill% = jCOBXdX, C0SX=-1SlhttClX

Это вычисление в устройстве производится на двух цифровых интеграторах с параллельным переносом числа из регистра подынтегральной функции. Первый из интеграторов образован регистром 8, первой группой элементов И 10 и сумматором 12, а второй — регистром 9, второй группой элементов И 11 и сумматором 13.

Вычисление кодов /51ь d. ) и /608< / ведется последовательно по квадрантам, вначале кахщого из которых производится установка начальных условий в регистр 8 и регистр 9..

Коррекция работы вычислителя и установка начальных условий в IMpBoM квадранте осущест- вляется по контрольному импульсу угла А который устанавливает счетчики 1 и 2 в нулевое состояние, а сумматор 13 — в единичное, и через элемент ИЛИ 3 переводит регистры 8

3 78181 мента ИЛИ и элемент задержки, причем группа выходов первого счетчика соединена с соответствующими входами первого дополнительного элемента ИЛИ, выход которого через элемент задержки подключен к первому входу второго дополнительного элемента ИЛИ, второй вход

-5 которого соединен со вторым входом первого счетчика, а выход — со вторыми входами элементов И первой и второй групп.

На чертеже схематически изображен цифро 10 вой вычислитель.

Вычислитель содержит два счетчика 1 и 2, элемент ИЛИ 3, первый сумматор 4, элемент 5 задержки, два дополнительных элемента ИЛИ

6 и 7, два регистра 8 и 9, первую группу элементов И 10, вторую группу элементов

И 11 и второй и третий сумматоры 12 и 13.

Вычислитель функции синуса и косинуса работает следующим образом.

На устройство поступают импульсы приращений аргумента А и контрольный импульс аргумента а(.э. По этим сигналам вычислитель вырабатывает 12-ти разрядный код А и 11-ти разрядные коды з!1т д. и СО 4.,у которых

11-е разряды — знаковые.

Импульсы приращений аргумента подсчитываются счетчиками 1 и 2, в которых вырабатывается код. Разряды счетчика 2 имеют веса + и 3 и содержат информацию о знаках ВЖАВ и со А . Поэтому прямой выход старшего разряда счетчика 2 является выходом с вычислителя знакового разряда кода а1ад,, а прямые выходы обоих разрядов счетчика 2 подаются на входы сумматора 4, который вырабатывает знаковый разряд кода Со9 g u вьщает его на выход вычислителя. Определение кодов чисел/ВМА(и Icos+/ в вычислителе основано на известных теоретических положениях

7 4 и 9 в нулевое состояние. I èê как сигналы на управляющих входах регистров 8 и 9 опре деляются соответственно прямым и инверсным значениями первого разряда счетчика 2, то с выходов регистра 8 снимаются нули, а регистра 9 — единицы.

Это соответствует начальным условиям в первом квадранте угла д =О, ь |идо=о, cosd- =1

Установка начальных условий во втором, третьем и четвертом квадрантах угла осуществляется по импульсу переполнения счетчика 1

Ф который через элемент ИЛИ 3 устанавливает регистры 8 и 9 в нулевое состояние. Начальные условия во втором, третьем и четвертом квадрантах угла соответствуют условиям.

fC квадрант второй: д = — Sihd.=1,со д, О; третий: d. = fi, 5ю А =O,(cosg=<

3 четвертыи: с1 - g 1l ))5 ПА.(= 1)С ОБс1. = О.

Интегрирование ведется по аргументу 1 представлением с1. на входе цифровых интеграторов (вторых входах всех схем И) последовательностью импульсов с весом каждого

-10 импульса 2 рад.

Число импульсов в этой последовательности, приходящихся на один квадрант угла, равно

М= —.(т - } = -1ЬО7

К о

Это число импульсов JY вырабатывается элементами 5,6 и 7 путем суммирования входных импульсов аргумента, приходящих со входа вычислителя на второй вход элемента ИЛИ 7, с приходящей на ее первый вход с элемента 5 задержки корректирующей последовательности импульсов, Корректирующая последовательность импульсов вырабатывается элементом ИЛИ 6, который суммирует три не совпадающие друг с друтом последовательности импульсов, вырабатываемых счетчиком 1.

Последовательности импульсов, которые вырабатывает счетчик 1 по импульсам аргумента, приходящим на вход счетчика с входа вычислителя, представляют собой счетные импульсы установки в единицы триггеров первого, четвертого и седьмого разрядов.

Следовательно, после каждого обнуления счетчика 1 и поступлении на вход вычислителя

1023 импульсов аргумента на выходе элемента 7 вырабатывается последовательность импульсов, число импульсов в которой равно

Я = 1023 + 5 12 + 64 + 8 = 1607

Погрешность- такого представления угла а( последовательностью импульсов на выходе эле(Ф мента 7 не превышает 2 рад. Импульсы с выхода элемента 7 поступают на управление сложением. По каждому из этих импульсов

7818 производится опрос элементов И первой и второй групп 10 и 11, при котором производится передача содержимого регистра 8 в сумматор

12 и содержимого регистра 9 в сумматор 13 косинуса. При этом сумматор 12 и сумматор

13 запоминают остатки суммирования и вырабатывают соответственно приращение косинуса и приращение синуса. Приращение синуса с выхода сумматора 13 поступает на суммирующий вход регистра 8, а прира1цение коси- 10 нуса с выхода сумматора 12 — на суммирующий вход регистра 9. Приращение функций на суммирующие входы регистров 8 и 9 поступают в виде наличия или отсутствия импульса с весом 2 а содержимое этих регистров меняется только после момента окончания импульсов на их суммирующих входах, На выходах регистра 8 вырабатывается 10-ти разрядный код 1S1o cLl, а на выходах регистра

9 — 10-ти разрядный код 1СбЬ А1;, 20

Из описания работы вычислителя следует, что при поступлении на его вход импульса аргумента каждый цикл интегрирования содержит один или два равноценных такта суммирования.

Следовательно цикл интегрирования длится или (2. + .з), где +„— длительность входного импульса арI гуме нта;

+ — длительность задержки элемента 5

Э задержки. 30

Технико-экономическая эффективность предлагаемого изобретения заключается в том, что вычислитель функций синуса и косинуса имеет простую структуру, не содержит тактирующих узлов или блоков управления и может вычислять функции синуса и косинуса аргумента, изменяющегося с высокой скоростью.

Формула изобретения

Цифровой вычислитель функций синуса и косинуса, содержащий два счетчика, три сумма17 тора, элемент ИЛИ, два регистра и две групты элементов И, причем первый вход первого счетчика соединен с первым входом второго счетчика, первыми входами первого и второго сумматоров и первым входом элемента ИЛИ, второй вход которого подключен к первому выходу первбго счетчика и-второму входу" второго счетчика, выход элемента ИЛИ соединен с первыми входами первого и второго регистров, первый выход второго счетчика подключен к первому входу первого сумматора, второй выход второго счетчика соединен со вторым входом первого сумматора и вторым входом первого регистра, третий выход второго счетчика подключен ко второму входу второго регистра, выходы первого регистра соединены с первыми входами элементов И первой группы, а выходы второго регистра подключены к первым входам элементов И второй группы, выхопы элементов И,первой группы через второй сумматор соединены с третьим входом второго регистра, а выходы элементов И второй группы через третий сумматор подключены к третьему входу первого регистра, отличающийся тем, что, с целью повышения быстродействия, в него введены два дополнительных элемента

ИЛИ и элемент задержки, причем грутпта выходов первого счетчика соединена с соответствую щими входами первого дополнительного элемента ИЛИ, выход которого через элемент задержки подключен к первому входу второго дополнительного элемента ИЛИ, второй вход которого соединен со вторым входом первого счетчика, а выход — со вторыми входами элементов И первой и второй групп.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР Р 400019, кл. Н 03 К 13/02, 1973.

2. Авторское свидетельство СССР Х 419896, кл. G 06 F IS/34, 1973. 1818 l 7

Составитель В. Тарасов

Техред М. Петко

Федактор И. Николайчук

Корректор М, Вигула, Заказ 813б/54

Тираж 751

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

1 13035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Подписное

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4