Преобразователь последовательного кода в параллельный

 

Союз Советских

Социалистических

Республик

< 1783789

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

I (61) Дополнительное к авт. свид-ву (5ЦМ. К,з (22) Заявлено 0301,79 (21) 2705602/18-24 с присоединением заявки ¹ (23) Приоритет

Опубликовано 30,1180. Бюллетень № 44

Дата опубликования описания 30,1180

G 06 F 5/04

Государственный комитет

СССР по делам изобретений н открытий (53) УДК 681 ° 3 (088.8) (72) Авторы изобретения

В.А. Бердинских, А.В. Моисеева, Н.П. Антоненко и А.И. Селезнев (73) Заявитель (54) ПРЕОБРАЗОВАТЕЛЬ ПОСЛЕДОВАТЕЛЬНОГО

КОДА В ПАРАЛЛЕЛЬНЫИ

Изобретение относится к вычислительной технике и может быть исполь зовано для преобразования последовательного двоичного кода в параллельный. 5

В вычислительных машинах, а также в системах и комплексах часто возни кает необходимость передачи информации между блоками к системам. Более экономичной является передача инфор4ации в последовательном коде, так как для этого требуется гораздо меньШе оборудования, чем при передаче информации в параллельном коде ° Но поскольку, с целью повышения быстродейст4з вия, обработку информации в вычислительных устройствах ведут в параллельном коде, то для связи передающих и обрабатывающих устройств разработаны преобразователи последователь- 20 ного кода в параллельный.

В .частности, известен преобразо ватель последовательного двоичного кода в параллельный двоично-десятичный, содержащий счетчик двоичных раз- 25 рядов последовательного кода, старшие два разряда которого соединены с одним из входов дешифратора, генератор тактовых импульсов, выход которого соединен со входами. счетчика ве-3Р совых эквивалентов, и выходной регистр, в который, с целью повышения надежности, введены схема сравнения, счетчик повторения, блок запрещения тактового импульса младшего разряда и блок выделения младшего разряда последовательного кода Pl/ .

Это устройство отличается узкими функциональными возможностями, и в нем отсутствует контроль достоверности принимаемой информации.

Наиболее близким по технической сущности к заявляемому преобразователю является преобразователь последовательногo двоичного кода в параллельный, содержащий сдвиговый регистр, принимающий последовательно передаваемые шестираэрядные слова. Прием длится до тех пор, пока слово полностью не загрузится в сдвиговый регистр.

В преобразователе . имеется. также схема синхрониэирующих импульсов, с помощью которых осуществляются в сдвиговом регистре сдвиги информации.

Как только сдвиговый регистр заполнится всеми шестью разрядами слова, схема синхрониэирующих импульсов выдает импульс в буферную, память для приема информации в параллельной форме 2 .

783789

Схема данного преобразователя обеспечивает преобразование последовательного потока информации в блоки параллельной выходной информации. Поток последовательной входной информации имеет большое количество знаков, каждый из которых содержит

N бит цифровой информации, которой предшествует начальный бит, представленный одним уровнем напряжения и за которым следует по крайней мере один бит остановки, представленный другим уровнем напряжения. Преобразователь содержит сдвиговый регистр со входным зажимом синхронизации и входным информационным зажимом, на который подается поток последователь- )$ ной входной информации. Регистр имеет И+Х каскадов, где Х соответствует числу начальных и конечных битов. у каждого каскада регистра есть соответствующий входной зажим. При помощи установочного входа И+Х каскадов сдвигового регистра сбрасываются в начальное состояние. Кроме того, имеется схема обнаружения начальных бит слова, выполненная в виде ждущего мультивибратора, управляемый генератор и триггер управления, вход которого соединен с установочным входом преобразователя, а выход с управляемым генератором.

К недостаткам такого преобразователя относятся отсутствие контроля достоверности принимаемой информации, жесткая привязка к началу слова принимаемой информации, что может привести к выдаче потребителю ложной информации при наличии случайного сбоя в поступающей информации.

Цель изобретения — повышение достоверности приема информации.

Для достижения поставленной цели в преобразователь последовательного кода в параллельный, содержащий сдвиговый регистр, триггер управления, дешифратор, управляемый генератор, причем информационный вход преобразователя соединен с информационным входом сдвигового регистра, выходы которого подключены к входу дешифратора, установочный вход преобразователя соединен с нулевым входом триггера управления, выход которого связан со входдм управляемого генератора, введены первый и второй элементы И, блок контроля по нечетности, триггер включения и счетчик. Причем синхронизационный вход преобразователя соединен с первым входом первого элемента И, выход которого подключен к синхронизационным входам блока контроля по нечетности, счетчика и сдвигового регистра. Выход управляемого, генератора соединен со вторым синхронизационным входом счетчика, первый выход которого связан с установочным входом сдвигового регистра и с единичным входом триггера включения, выход триггера управпения — c нулевым входом триггера включения, выход которого соединен со вторым входом первого элемента

И. Информационный вход преобразователя соединен с информационным входом блока контроля по нечетности, выход которого связан с первым входом второго элемента И, выход которого соединен со счетным входом триггера управления. Второй выход счетчика подключен к второму входу второго элемента И, третий вход которого соединен с выходом дешифратора, Схема преобразователя последовательного кода в параллельный изображена на чертеже.

Она содержит первый элемент И 1, первый вход которого соединен со входом 2 синхронизации преобразователя, а выход — с синхронизационным входом блока 3 контроля по нечетности„ входом счетчика 4 и входом синхронизации сдвигового регистра 5.

Выходы первых двух младших разрядов регистра 5 соединены со входом дешифратора б, выполняющего функцию обнаружения начальных бит слова, выход которого подключен к третьему входу второго элемента И 7. Выход элемента И 7 соединен со счетным входом триггера 8 управления, вход установки нуля которого соединен с установочным входом 9 преобразователя„ Выход триггера 8 управления связан со входом управляемого генератора 10 и входом установки нуля триггера 11 включения. Информационный вход 12 последовательного ввода данных преобразователя соединен с информационным входом блока 3 контроля нечетности и информационным входом сдвигового регистра 5.

Преобразователь работает следующим образом.

Запуск преобразователя осуществляется импульсом, подаваемым на вход

9. Этим импульсом на выходе триггера 8 управления устанавливается логический 0, запускающий управляемый генератор 10. Управляемый генератор 10 формирует импульсы. Счетчик 4 при поступлении определенного числа импульсов управляемого генератора 10 формирует импульс, поступающий на входы установки нуля сдвигоного регистра 5, и устанавливает на его выходах логический 0 . Этот же импульс на выходе триггера 11 включения устанавливает логическую 1, разрешающую прохождение импульсов синхронизации со входа 2 преобразователя на вь.ход первого элемента И 1.

По импульсам синхронизации, каждьй из которых соответствует определенному разряду последовательно передаваемого слова, осуществляется ввод слова младшими разрядами вперед в сдвиговый регистр 5 и выпол783789

10 формула изобретения

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Р 562814 кл. G 06 F 5/04, 20.05.75.

2. Патент Ctt& 9 3946379, кл. 340-347, опублик. 1976 (прототип).

Няется контроль принимаемого слова блоком 3 контроля нечетности. Как только начальные биты преобразуемого слова установятся в соответствующих для них разрядах сдвигового регистра 5, дешифратор 6 обнаружения начальных бит слова выдаст на один из входов вторсго элемента И

7 логическую 1 . При этом на другой вход второго элемента И 7 с выхода блока 3 контроля нечетности поступит также логическая l, если преобразуемое слово не было искажено при передаче. Счетчик 4 определяет отсутствие импульсов синхронизации на входе 2 синхронизации, так как конечные биты преобразуемого слова не сспровождаются импульсами синхронизации, и формирует импульс, поступающий на третий вход второго элемента И 7. С выхода элемента И 7 этот импульс подается на счетный вход триггера 8 управления и устанавливает на его выходе логическую 1,. которая устанавливает на выходе триггера 11 включения логический 0, запрещающий прохождение импульсов синхронизации через первьй элемент И 1, и выключает управляемый генератор 10.

Пс окончании указанного процесса преобразования на выходах сдвигового регистра 5 будет находиться параллельный код преобразованного слова.

В случае обнаружения блоком 3 ошибки в преобразуемом слове второй элемент И 7 будет закрыт (логическим 0 с выхода блока 3 контроля нечетности) для прохождения импульса со счетчика 4. Последний, обнаружив конечные биты преобразуемого слова, выдает импульс на входы установки нуля сдвигового регистра 5 для

его исходной установки, тем самым подготовив преобразователь к повторному преобразованию.

При запуске преобразователя асинхронно с поступакщим на его вход словом, т.е. импульс .запуска на входе 9 появляется в момент времени, когда уже часть слова была передана, в нем выполняется процесс, аналогичный случаю обнаружения ошибки в преобразуемом слове, с той лишь разницей, второй элемент И 7 закрыт логическим 0 по крайней мере от дешифратора.

Изобретение отличается высокой достоверностью прицимаемой информай ии.

Введение двух элементов И, блока контроля нечетности, триггера включения и счетчика позволило намного повысить достоверность принимаемой информации и обеспечить асинхронную

55 работу преобразователя по отношению к источнику последовательно передаваемого слова.

Высокая достоверность принимаемого слова обеспечивается блоком контроля нечетности, так как в передаваемом слове кроме начальных, конечных и информационных бит есть по крайней мере один контрольный бит, который совместно с информационными битами анализируется блоком контроля нечетности.

Преобразователь последовательного кода в параллельный, содержащий сдвиговый регистр, триггер управления, дешифратор, управляемый генератор, причем информационный вход преобразователя соединен с информационным входом сдвигового регистра, выходы которого соединены со входом дешифратора, установочный вход преобразователя соединен с нулевым входом триггера управления, выход которого соединен со входом управляемого генератора, отличающийся тем, что, с целью повышения достоверности, в него введены первый и второй элементы И, блок контроля по нечетности, триггер включения и счетчик, причем синхронизационный вход преобразователя соединен с первым входом первого элемента И, выход которого соединен с синхронизационными входами блока контроля по нечетности, счетчика и сдвигового регистра, выход управляемого генератора соединен со вторым синхронизационным входом счетчика, первый выход которого соединен с установочным входом сдвигового регистра и с единичным входом триггера включения, выход триггера управления соединен с нулевым входом триггера включения, выход которого соединен со вторым входом первого элемента И, информационный : вход преобразователя соединен с информационным входом блока контроля по нечетности, выход KoTQpopo соединен с первым входом второго элемента И, выход которого соединен со счетным входом триггера управления, второй выход счетчика соединен со вторым входом второго элемента И, третий вход которого соединен с выходом дешифратора.

783789

Составитель И . С игалов

Редактор И. Грузова Техред N,Tàáàêoâè÷ Корректор М. Вигила

Заказ 8550/52 Тираж 751 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, РаушскаЯ наб,, д, 4/5

Филиал ППП Патент „ г. Ужгород, Ул, Проектная, 4