Делитель частоты на три

 

i.4 .

О П И Ю- А - -Н- Й -Й

ИЗОБРЕТЕНИЯ

Союз Советскик

Социалистических республик

«»784004

К АВТОРСКОМУ СВМДЕТВЛЬСТВУ (61) Дополнительное к авт. саид-ву р )М. Кл.3 (22) Заявлено 22.01.79 (21)2716028/18-21

Н Оз К 23/О2 с присоединением заявки М(23) Приоритет

Гоеуааретееи«ыЯ комитет

СССР во аеааи «зобрете««Я в открыт«Я

Опубликовано 301180. Бюллетень Йо 44 (S3) УДК б21. . 374.44 (088.8}

Дата опубликования описания 3011.80 (72) Автор изобретения

A. A. Володько

P1) Заявитель (54} ДЕЛИТЕЛЬ ЧАСТОИй HA ТРИ

На чертеже представлена структурная электрическая схема делителя час» тоти на три.

Делитель частоты на трн содержит три триггера 1-3, входы синхронизации которых подключены к входной шине 4, логические элементы И-НЕ 5-7 и инвертор 8, вход которого подключен к входной шине 4. Первые входы логических элементов И-НЕ 5-7 подключены к выходу ннвертора 6. Второй вход логического элемента И"НЕ 5 подключен к прямому выходу триггера 1, являющемуся выходной шиной 9. Выход логическ го элемента И-НЕ 5 подключен к инверсному входу триггера 3 ° Второй вход логического элемента И-НЕ

6 подключен к прямому выходу триг- гера 2, являющемуся выходной шиной

10. Выход логического элемента И-HE б подключен к инверсному входу триггера 1. Второй вход логического элемента И-НЕ 7 подключен к прямому выходу триггера 3, являющемуся выходной шиной 11. Вьисод логического элемента

И-HE 7 подключен к инверсному входу триггера 2.

Делитель частоты на три работает следующим образом.

Для этого в делителе частоты иа три, содержащем в каждом разряде триггер, прямой выход которого под- 2© ключен к первому -входу логического элемента, а также инвертор, вход которого подключен к входной шине, входи синхронизации триггеров подключены к входной шине, вторые входы ло- И гнческих элементов подключены к выходу инвертора; а выход каждого логического элемента соединен с инверсным входом триггера предыдущего разряда. ЗО

Изобретение относится к импульсной технике и может быть использовано при построении генераторов тактового питания приборов с зарядовой связью.

Известен делитель частоты на три, содержащий в каждом разряде триггер, прямой выход которого подключен к первому входу логического элемента, а также инвертор, вход которого под1 ключен к входной шине (1), Однако данный делитель обладает невьк,окой надежностью.

Целью изобретения является повыше- IS ние надежности работы.

784004 формула изобретения

Составитель В. Черньзаев

Редактор Н. Суханова Техред Я. Вабурка Корректор О. Билак

Заказ 8570 б2 Тираж 995 Подписное

ВНИИПИ Государственного-комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент, r. Ужгород, ул. Проектная, 1

Пусть до подачи тактовых импульсов делитель находился в состоянии

001. Тогда на выходах логических элементов И-НЕ 5 и б действует уровень логической "1", а на выходе логического элемента И-НЕ 7 - уровень логического "0", удерживающий триггер в состоянии О. = О. При приходе первого тактового импульса триггер 1 через некоторое время, определяемое задержкой переключения, переходит в, состояние 0. = 1, так как на его прямом и Инверсном входах действуют уровни логической "1". За это же время на выходе логического элемента

И-НЕ 7 формируется уровень логической "1", подготавливающий триггер 15

2 к переключению. Во время действия тактового импульса делитель находит-. ся в состоянии 101. По окончании тактового импульса на выходе логическоГо элемента И-HE 5 вырабатывает- 2О ся уровень логического "0", устанав;ливающий триггер 3 в состояние Q О., ! По окончании тактового импульса делитель находится в состоянии 100.

АнаЛогвчно прй йоСтуйлеииИ йторого тактового импульса делитель находится .в состоянии 110, а по окончании егов состоянии 010, йри" поступленйй— третьего тактового ймпульса делителв находится в состоянии 011, а по окон чании его — в состоянии 001 (исходное состояййе), Таким образом, длительность перекрытия выходных импульсов делителя равна длительности тактового импуль-, са плюс задержка переключения триггера по установочному входу.

Делитель частоты на три, содерЖащий в каждом разряде триггер, прямой выход которого подключен к первому входу логического элемента а также инвертор, вход которого подключен к входной шине, о т л и ч а ю щ и йс я тем, что, с целью повышенйя надежности работы, входы синхронизации триггеров подключены к входной шине, вторые входы логических элементов подключены к выходу инвертора, а выход каждого логического элемента соединен с ийверсным входом триггера предыцущего разряда.

Источники информации,, принятые во внимание при экспертизе.

1, Авторское свидетельство СССР

Р 281001, кл. G 06 F 3/12, 19б9.