Преобразователь полиадического кодав код системы остаточных классов

 

Союз Советски к

Социалистических

Республик

ОП ИСАНИ Е

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ()809154

Ф

J (61) Дополнительное к авт. свид-ву— (22) Заявлено 13.04.79 (21) 2753021/18-24 с присоединением заявки № —— (23) Приоритет— (51) М. Кл.

G 06 F 5/02

Государственный комитет

СССР (53) УДК 681.3 (088.8) Опубликовано 28.02.81. Бюллетень ¹ 8

Дата опубликования п.псания 05.03.8! по делам изобретений и открытий (72) Автор изобретения

Н. И. Червяков (71) Заявитель (54) ПРЕОБРАЗОВАТЕЛЬ ПОЛИАДИЧЕСКОГО КОДА В КОД

СИСТЕМЫ ОСТАТОЧНЫХ КЛАССОВ

Изобретение относится к вычислительной технике и может быть использовано в вычислительных устройствах для ускоренного перевода чисел, закодированных в полиадической системе счисления, в систему остаточных классов (СОК) .

Известен преобразователь двоичного кода в код с любым другим основанием, использующий принцип преобразования кодов на сумматорах и логических элементах, содержащий пирамидальные сумматоры всех разрядов числа с новым основанием (1).

Недостатками известного преобразователя являются сложность устройства, невысокое быстродействие и значительный объем оборудования.

Наиболее близким по технической сущности к предлагаемому является преобразователь двоичного кода в код системы остаточных классов, содержащий входной регистр, матричные сумматоры, матрицу преобразования двоичного кода в промежуточный непозиционный код (2) .

Однако известный преобразователь имеет низкое быстродействие и обладает значительным объемом оборудования.

Цель изобретения — повышение быстродействия устройства.

Указанная цель достигается тем, что в известный преобразователь, содержащий входной регистр и матричные сумматоры, дополнительно введены дешифраторы и ключи, причем выходы первой, второй и третьей групп разрядов входного регистра подключены соответственно ко входам первого, второго и третьего дешифраторов, выходы первого дешифратора подключены к входам первых групп первого и второго матричных сумматоров, выходы второго дешифратора через первый и второй ключи подключены соответственно- ко входам второй группы первого матричного сумматора и вхо1S дам первой группы второго матричного сумматора, выходы третьего дешифратора через третий ключ подключены ко входам второй группы третьего матричного сумматора, выходы которого соединены со входами второй группы второго матричного сумматора, выходы первого и второго матричных сумматоров и первого дешифратора соединены с выходом устройства, управляющие входы ключей соединены со входом устройства.

809!54

15 (7) В полиадическом коде и-разрядное число А может быть представлено в виде:

А= а, » a,Ц,+...+с,„Ч»„(1) где = Р„; Ц» =1 (». = 1,2, ... »ъ)

Qi 1

Тогда А =а,+аД»<4ДР „QJi z- t»-» t < ) где числа Pi, Р,... Р„ — основания полиадического, кода.

Пусть числа Р», Р,...Р служат одновременно основанием системы остаточных классов (СОК) и полиадического кода. Представление числа А в полиадическом коде можно записать в виде д =(а„,а,... а»,). (ъ)

Диапазоны чисел однозначно представлены в построенных указанным образом

СОК и полиадическом коде совпадают. Поэтому можно говорить о наличии однозначного соответствия между множеством представлений чисел в СОК

4 = (4, 4, „. а(»»), rye 4; = vest А (»»» о»! P„) (L = 1,2,...tz.) (4) и множеством представлений чисел в полиадическом коде д= (а„а„... а„) (5)

Пусть известно представление числа А в полиадическом коде (5). Требуется найти

его представление в СОК.

Так как основания в СОК постоянны, то представление чисел Я »» Qz> ° Ц в

СОК известны ц, = (1,1., 1.) ц,=(О О,g,g>, (б) ц (о î,...î,o,).

Тогда из формулы (1) следует, что цифры

*> 4z " сап. можно найти следующим образом: (,= o,(ad Р)

4 =а,а ц,(о(Р„), 4g a» czar, +аД (od P ) (», = о»+ад" +...»-а,„Я"„(од Р,).

Если взять схему преобразователя полиадического кода в код системы остаточных классов для трех модулей (P» =2, Р =3, Рз — — 5), то, исходя из выражений (6), для выбранной системы модулей числа Я», Qz и („1з можно представить в виде:

Q» =1= (1,1,1), Qz = 2 = (0,2,2), g =6(o o,l), а числа c(», dz и с(з согласно выражению (7) можно представить в виде:

2» = c»modPz, 4х = а» + ae 2modPz, ds —— » +2а+Яз 1Р,.

На чертеже представлена схема преобразователя полиадического кода в код СОК.

25 зо

4

Преобразователь содержит входной регистр 1 с блоками 2 разрядов, дешифраторы

3, 4 и 5, которые предназначены для преобразования значения разрядов числа, представленного в полиадическом коде в код позиция-число, выходы 6, представляющие остатки чисел по основаниям выбранной системы, ключи 7, 8 и 9, предназначенные для формирования произведений коэффициентов полиадического кода (u;) и чисел Q (где

1=2, З,...п); матричные сумматоры 10, 11 и 12, предназначенные для суммирования по соответствующему модулю значений произведений, полученных на выходе ключей, вход 13, соответствующий значению числа

Qz, вход 14, соответствующий значению числа Qz, вход 15, соответствующий значению чисел Qa, Qg u Q» з

Блоки 2 разрядов необходимы для хранения чисел, представленных в полиадическом коде.

Преобразователь работает следующим образом.

Код числа А, для которого необходимо получить представление в СОК, принимается на блоки -2 входного регистра 1, причем коэффициенты 0 представлены в двоичной форме. Сигналы с выхода регистра поступают на вход дешифраторов 3, 4 и 5. На выходе дешифраторов образуется код позиция-число. Выходной сигнал дешифратора 5 есть остаток а1 числа А по основанию

Pi и поступает на выход и на вход матричных сумматоров 11 и 12. Выходной сигнал дешифратора 4 поступает на информационный вход ключей 7 и 9. Выходной сигнал дешифратора 3 поступает на информационный вход ключа 8. На управляющие входы ключей 7, 8 и 9 поступают соответз з ственно коды чисел Qz, Q» Яг (входы 13, 14 и 15).

На выходах ключей формируются следующие сигналы: ключ 7 — сигнал, соответствующий значению q (,)р (mod Р ) ключ 8 — сигнал, соответствующий значению ПзЯ, (mod P ) ключ 9 — сигнал, сов з ответствующий значению Ozgz (mod P;) .

Сигналы с выходов поступают на один из входов матричных сумматоров. Так, с выхода ключа 7 сигнал поступает на один из входов матричного сумматора 12. На вторые входы сумматора 12 поступает сигнал с выхода дешифратора 5. В сумматоре npoucxoz. дит сложение величин И,и <»Qz по модулю

Pz. Выходное значение сумматора 12 есть представление остатка числа А по модулю

Рг.

Сигналы с выхода ключей 8 и 9 поступают на вход сумматора 10, в котором формируется сумма слагаемых с Яз +

+ О Яг (mod Ps). Выходной сигнал сумматора 10 поступает на входы сумматора 11, а на другие входы этого сумматора поступает сигнал с выхода дешифратора 5. Вы809154 ходной сигнал сумматора 11 есть представление числа А по модулю Р,.

Таким образом, на выходе преобразователя формируются сигналы, соответствующие представлению числа А в СОК.

Если устройство реализовано на комбинационных элементах, то преобразование числа осуществляется за один такт при любом количестве модулей, при этом входы

13, 14 и 15 замкнуты (на чертеже показано пунктиром) и управляющий сигнал, соотз з ветствующий числам Яг, (,)г, Я поступает на вход 16.

Если преобразователь реализован на интегральных схемах, то ему присуще простота и большая надежность. Время преобразования определяется суммарной задержкой сигнала в блоках 3, 8, 10 и 11.

Пример. Пусть известно представление числа А в полиадическом .коде А= (1,0,2).

Найти представление числа в СОК.

На вход регистра поданы коэффициенты

Q„ в двоичной форме А (01, 00, 010).

На выходе преобразователь получает сигналы, соответствующие числу А в СОК, А=

= (1, 1, 3). причем число А представлено в однопозиционном коде. Если требуется представить значения остатков в двоичной форме, то необходимо на выходе преобразователя включить шифраторы, которые представляют собой набор элементов ИЛИ, (преобразование числа для приведенного примера на чертеже показано пунктирными линиями) . зо

Использование предлагаемого изобретения в вычислительных машинах позволяет повысить быстродействие за счет уменьшения времени выполнения операций сложения, вычитания и умножения, сокращает объем оборудования. Реализация преобразователя на интегральных схемах обеспечивает экономический эффект.

Формула изобретения

Преобразователь полиадического кода в код системы остаточных классов, содержащий входной регистр и матричные сумматоры, отличающийся тем, что, с целью повышения скорости вычислений, в него дополнительно введены дешифраторы и ключи, причем выходы первой, второй и третьей групп разрядов входного регистра подключены соответственно ко входам первого, второго и третьего дешифраторов, выходы первого дешифратора подключены к входам первых групп первого и второго матричных сумматоров, выходы второго дешифратора через первый и второй ключи подключены соответственно ко входам второй группы первого матричного сумматора и входам первой группы второго матричного сумматора, выходы третьего дешифратора через третий ключ подключены ко входам второй группы третьего матричного сумматора, выходы которого соединены со входами второй группы второго матричного сумматора, выходы первого и второго матричных сумматоров и первого дешифратора соединены с выходом устройства, управляющие входы ключей соединены со входом устройства.

Источники информации,. принятые во внимание при экспертизе

1. Авторское свидетельство СССР

М 315176, кл. G 06 F 5/02, 1969.

2. Авторское свидетельство СССР № 525947, кл. G 06 F 5/02, 1974 (прототип) .

809154 а 7

ВНИИПИ Государственного комитета СССР по делам изобретений и о крытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4

Г а, Редактор А. Лежнина

Заказ 4/57

Составитель А. Зорин

Техред А. Ьойкас Корректор Е. Рошко

Тираж 756 Подписное