Устройство для реализации алгоритмаволдера

 

(72) Авторы изобретения

А. В. Шанин и В. В. Соломатин,д «д (71) Заявитель (54) УСТРОЙСТВО ДЛЯ РЕАЛИЗАБИИ АЛГОРИТМА ВОЛДЕРА

Изобретение относится к вычислитель- ной технике и может быть использовано для вычисления элементарных функций, отображаемых с помощью итерационных алгоритмов Волдера.

Известны устройства для вычисления элементарных функций, реализующие алгоритмы Волдера, содержащие комбинационные сумматоры- вычитатели, регистры памяти и узлы управления и синхрониэации (1) и (2)

Наиболее близким аналогом является устройство для реализации алгоритма

Волдера, содержащее блоки управления и памяти, сумматоры-вычитатели, узлы сдвига, регистры и коммутаторы (2).

Недостатком этого устройства является сложная структура, обусловленная не, однородностью входящих в него узлов и потребностью в синхронизации для реализации многотактного вычислительного процесса. Время вычисления (Т) в таком устройстве определяется не .только временем такта суммирования (tc )), но и потерями времени на пересылку результатов каждого такта суммирования в соответствующие регистры и обращение к памяти (1п ), т.е.

T--п(е +ъ„), где n — количество тактов:(итераций).

Цель изобретения — повышение быстр действия в однсродности структуры устройства. .I.

Для достижения поставленной цели устройство построено в виде и последовательно соединенных итерационных блоков, каждый из которых содержит три сумматоравычитателя и .коммутатор, при этом управляющие входы сумматоров-вьтчитателей каждого итерационного блока подключены к выходу коммутатора, выходы первого и второго сумматора-вычитателей (-го итерационного блока (4 =1,..., n -1) соединены с первыми входами. соответственно первого и второго сумматоров-вычитателей (+1)-го итерационного блока непосредственно, а со вторыми входами соответственно второго и первого сумматороввычитатепей (i +1)-го итерационного бпока — со сдвигом на 1 разрядов, первые входы первого и второго сумматоров-вычитателей первого итерационного блока соединены соответственно с первым и вторым, а вторые входы соответственно со вторым и первым информационными входами устройства, первый вход третьего сумматора-вычитатепя первого 1О итерационного блока соединен с третьим информационным входом устройства, выход третьего сумматора-вычитатепя кажйого -го итерационного блока соединен с первым входом третьего сумматора-вычитатепя (+1) -r î итерационного .блока, выходы знаковых разрядов второго и третьего сумматоров-вычитатепей каждого 1 -го итерационного блока соединены с информационными входами ком- ро ! мутатора (+1)-го итерационного блока, управпяющий вход коммутатора каждого

j —.го итерационного блока (3 =1,..., ) соединен с управляющей шиной устройства, второй вход третьего сумматора-вычитатела -го итерационного блока подкпючен к соответствующему входу константы устройства„входы коммутатора первого итерационного блока соединены со знаковыми вхслами устройства, выходы сумматоров-вычитатепей ь -го итерационного бпока — с информационными выходами устройства.

На чертеже представлена схема устройства дпя реапизации алгоритма Воп35 дера.

Устройство содержит и итерационных бпоков 1 (1, 1,..., 1,), каждый ( из которых имеет входы 2-8 и выходы

9-13. В состав каждого итерационного

4О блока 1 входят сумматоры-вычитатепи

14-15 и коммутатор 17. Ко входам 2 всех блоков 1 подкпючена управляющая шина 18 устройства.

На входы 3 и 4 каждого j -го итеД рационного бпока .! j подаются значения

Яср g и Ы рч У (входы 3 и 4 первого итерационного бпока 1„, на которые подаются значения в и< „п s q 1 подкпючены к знаковым входам устройства, а входы 3 и 4 всех последующих итерационных блоков 1 соединены с выходами 9 и 10 соответственно предыдущих итерационных бпоков 1). Со входов

3 и 4 каждого блоки 1 значения м (.

0 и аз< п g поступают на информационные входы коммутатора 17 данного блока 1.

На входы 5-7 каждого блока 1у поступают значения Х, У и f > (входы 57 бпока 1, на которые поступают начапьные значения Х, g и т =оеди-т иены с информационными входами устройства, а входы 5-7 всех последующих итерационных блоков 1 соединены с выходами 11-13 соответственно предыдущих итерационных блоков 1). Вхой 7

1. каждого блока 1 ., на который подается значение константы а "с 2 ", подкпючен к соответствующему входу конс— танты устройства. Выходы 11-13 каждого блока 1, на которых образуются значения Х, +1, („+1 и +1 сое1 линены с выходами сумматоров-вычитатепей 14-16, входящих в данный блок 1, а выходы 9 и 10 (на которых образуются значения 5 с п У +1 и &gnV +1)— с выхолами знаковых разрядов сумматоров-вычитатепей 14 и 15. Выходы 1113 блока 1 . соединены с информацион-ными выходами устройства.

Рассмотрим работу устройства на примере вычисления тригонометрических функций s1n т и совЧ

Вычиспитепьный процесс определяется системой итерационных уравнений

V3 3.,=У вЂ” 914пУ.,arpte „2---3 1

Ф „=33 -8ЩИЧ 2 2+11X

) .; „= х;+ sign 9 з. " y, . (<) где 3 == 1 2,...,И

Начальными усповиями дпя j -го итерационного блока 1 > дпя вычисления (j+1)-го шага процесса (1) явпяются: на входе 1 — сигнал, обеспечиваюа ий пропускание на выход коммутатора 17 сигнапа s g>4g; на входе 5код 7 ..,,поступающий на вход 5 каждо го бпока 3. . начиная со второго с . выхода сумматора-вычитатепя 14 предыдущего блока 1,, на вход 15 первого блока 1 код )(поступает с первого информационного входа устройства; на входе 6 — код У, поступающий на вход

6 каждого блока 1., начиная со второго, с выхода сумматора-вычитатепя 14 предыдущего блока 1 1 на вход 6 первого блока 1„кол поступает со второго информационного входа устройства; на входе 4 — сигнал Й п М, поступаю

J щий на вход 4 каждого блока 1, начиная со второго, с выхода знакового разряда сумматора-вычитатепя 16, предыдущего блока 1 1, а на вход 4 первого блока 1 — co знакового входа уст1 ройства; на входе 7 — код, поступающий на вход 7 каждого блока 1 j, начиная со второго, с выхода сумматоравычитатепя 16 предыдущего блока 11

81342 а на вход первого блока 1< с третьего информационного входа устройства; на !

-1-И входе 8 — код константы archy р.

Код X ° со входа 5 блока 1j поступает

7 на вход сумматора-вычитателя 14 непо- $ средственно, а на вход сумматора-вычитателя 15 — со сдвигом на М .-1 раз- )+1 рядов, т.е. умноженный на.2 . Код (со входа 6 блока 1 поступает на вход сумматора-вычитателя 15 непос3

l0 редственно, а на вход суммат< а-вычитателя 14- со сдвигом на j -1 разрядов, т.е. умноженный на 2 $ . Коды

-$ Ф-( P>i и с1гсФ 2 + »поступают на входы. сумматора-вычитателя 16 непосредl% ственно.

Наличие сигнала 0" на выходе коммутатора 17 (Б1а;n f> =+1) обеспечивает настройку сумма оров-вычитателей 15 и

16 на выполнение операции вычитания,а 26 сумматора-вычитателя 14 на выполнение операции сложения. Наличие сигнала 1 на выходе коммутатора 17 ЮфЪУ = -1) обеспечивает противоположную постройку.

Таким образом, сумматор-вычитатель

- 14 вычисляет выражение

Ф. Х- я1»р . +1.уФ+1 3 3 - 3 сумматор-вычитатель 1 5 — выражение 30

М. = .-Вф М. и Х, j+1 д сумматор-вычитатель 16 - выражение f3, =V 1%ИМ- % 2

$ 1 j

3S

После поступления на информационные входй устройства начальных значений )(1

: М, и У на выходах каждогоj -го блока по окончании переходных про: цессов в сумматорах-вычитателях 14- а0

16 сформируются- значения Х„„,g, Ун fcg+g.

Количество блоков 1 устроиства И равно числу требуемых. шагов итерационного процесса (1). Значениями„1,у,+1и Рп+1 с выходов 11-1З ь -ro блока 1> вы.-. водятся на информационные выходы уст-ройства.

При вычислении функции )(/к Я2 н оъЩ »/» взаимодействие блоков устройства аналогично вышеописанному. и на настройке сумматоров-вычитателей 14-16 осуществляется величиной sip У

3 в соответстви и с выр а же киям и .

Х =х Ф Я1Щп ; д . 5(.

=Ч +6ign У. are tqg

j11 j . j

Общее время вычислений в данном устройстве равно T =n 6 и определяется

1 6 для каждого блока 1 только временем сумц ирования (+с ).

Особенностью предлагаемого устройства является полное отсутствие элементов синхронизации, что определяется исключением элементов памяти. Таким образом, предлагаемое устройство однородно по структуре, содержит только комбинационные схемы и обладает более высоким быстродействием по сравнению с извеетным.

Фор мула изобретения

Устройство для реализации алгоритма

Волдера, содержащее сумматоры-вычитатели и коммутаторы, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия и однородности структуры устройства, оно состоит из и итерационных блоков (tl -количество итераций при вычислениях), каждый из которых содержит три сумматора-вычитателя и коммутатор, причем управляющие входы сумматоров-вычитателей подключены к выходу коммутатора, выходы первого и второго сумматора-вычислителей 1 -го итерационного блока (1 =1,..., П -1) соединены с первыми входами соответственно первого и второго сумматоров-вычитателей (1 +1)-го итерационного блока непосредственно, а со вторыми входами соответственно второго и первого сумматоров-вычитателей (+1)-го итера ционного блока — со сдвигом на разрядов, первые входы первого и второго

° сумматоров-вычитателей первого итерационнс го блока соединены соответственно с первым и вторым, а вторые входы соответственно со вторым и первым информационными входами устройства, первый вход третьего сумматора-вычитателя первого итерационного блока соединен с третьим информационным BxolloM устройства, выход третьего сумматора-выччтателя каждого -го итерационного блока соединен с первым входом третьего сумматора-вычислителя(1+1 ) -го итерационного блока, выходы знаковых разрядов второго и, третьего сумматоров-вычитателей кажаого 1 -го итерационного блока соединены с информационными входами коммутатора (1 +1 )-ro итерационного блока, управляющий вход коммутатора каждого j -ro итерационного блока (=1,.. p) соединен с управляющей шиной устройства, второй вход третьего сумматора-вычитателя j -го итерационного блока подключен к соответствующему. входу константы устройства, входы коммутатора первого итерационно813421

Составитель В. Березкин

Редактор Т. Веселова ТехредН.Майорош Корректор Н. Бабинец

Заказ 773/62 Тираж 745 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

1 13035, Москва, Ж-35, Раушская наб., д. 4/5 ц нлц .л ППП Патент, r. Ужгород, ул. Проектная, 4 го блока соединены со знаковыми входами устройства, выходы сумматоров-выкитателей В -го итерационного блока— с информационными выходами устройства.

Источники информации, принятые во внимание щ и экспертизе

1. Авторское свидетельство QCCP № 546890, кл. Q 06 Р 15/34, 1973.

2. Авторское свидетельство СССР

¹ 519717, кл. („06 Р 15/34, 1974.