Устройство для суммирования одноразрядных двоичных чисел

 

Союз Советских

Социалистический

Рвслублнк

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОУСКЬМУ СВИ ИТИЛЬСТВУ (61) Дополнительное к авт. сеид-ву (22) Заявлено 280579 (21) 2770671/18-24 (51)hh Кл.

G 06 F 7/50 с присоединением заявки Йо (23) Приоритет

Государствениый комитет

СССР по делам изобретеиий и открытий

Опубликовано 300381, Бюллетень М 12

Дата опубликования описания 30.0 381. (53) УДК 6 81, 325 (088.8) (72) Автор изобретения

A.Â. Кайма (71) Заявитель (5 4) УСТРОИСТВО ДЛЯ СУММИРОВАНИЯ П ОДНОРАЗРЯДНЫХ

ДВОИЧНЫХ ЧИСЕЛ

Изобретение относится к вычислительной технике и может найти применение в средствах связи, автоматики и телемеханике.

Известны устройства для суммирования одноразрядных двоичных чисел (параллельные счетчики), построенные с помощью одноразрядных двоичных полусумматоров или сумматоров 11 .

Наиболее близким к предлагаемому является устройство для суммирования и одйоразрядных двоичных чисел, применяемое при ускоренном умножении и представляющее собой многокаскадную суммирующую схему из трехвходовых бдноразрядных двоичных сумматоров $2J .

Недостатком известных устройств является невысокое быстродействие.

Цель изобретения — повышение бы:стродействия.

Поставленная цель достигается тем, что устройство для суммирования и одноразрядных двоичных чисел содержит m преобразователей двоичных кодов в унитарные коды количества единиц (m П к,где k — количества входных шин устройства, образующих одну группу; m — количество групп входных шин устройства), блок сумми

I рования представляет собой узел сум> мирования а унитарных кодов и двоичный шифратор, выходы которого подключены к выходным шинам устройства, а.входы подключены к выходам узла суммирования унитарных кодов, входы которого подключены к выходам соответствующих преобразователей двоичных кодов в унитарные коды, входи каждого из которых соединены с < входными шинами устройства.

Кроме того, узел суммирования унитарных кодов содержит сумматоры унитарных кодов, образующих пирамиду йэ 1og2 тп рядов причем сумматоры унитарйых кодов первого ряда, соединены со входами узла суммирования унитарных кодов, взятыми попарно, сумматор каждого последующего ряда соединен входами с выходами попарно взятых сумматоров предыдущего ряда, выход сумматора последнего ряда является выходом узла суммирования а унитарных кодов.

На фиг. 1 представлена схема устройства, на фиг. 2 - пример выполнения преобразователей двоичных кодов в унитарные коды и узла суммирования унитарных кодов при m 2, ЗО =" 4 (узел суммирования в этом случае

817700 содержит единственный сумматор унитарных кодов).

Устройство содержит регистр 1, в котором записано исходное и-разрядное двоичное слово (n одноразрядных двоичных чисел), и собственно образующие устройство преобразователи 2 двоичных кодов в унитарные коды, узел 3 суммирования унитарных кодов и шифратор 4. Узел 3 суммирования унитарных кодов выполнен в виде пирами-, ды сумматоров 5 унитарных кодов.

Пример.При выполнении преобразователей 2 и узла 3 для случая m

2, k 4, n = m k = 8, устройство содержит два преобразователя 2 двоичных кодов в унитарные коды, вы- 15 полненные на элементах И 6, ИЛИ 7, HE 8, и в состав узла 3 суммирования унитарных кодов входит в этом случае единственный сумматор 5 унитарных кодов, выполненный в виде мат- 20 рицы двухвходовых элементов И 9, выходы элементов И 9, каждой диагонали матрицы объединены одним элементом ИЛИ 10. Каждый иэ двух преобразователей 2 преобразует двоичную четырехразрядную комбинацию на своем входе в сигнал на одном из своих пяти выходов, наличие которого указывает, сколько единиц содержится во .входной комбинации.

Устройство работает следующим образом.

Перед началом суммирования и одноразрядные двоичные числа в виде и-разрядного двоичного слова занесены в регистр 1. Разряды регистра 1 разбиты íà m групп по k разрядов в каждой (m k n). Выходы каждой группы разрядов регистра 1 подключены ко входам соответствующего преобразователя 2 двоичного кода в унитарный, 40 который преобразует двоичное представление данной группы двоичных разрядов в сигнал на одном из своих выходов ° Образованные таким образом m унитарных кодов суммируются узлом 3 (построенным, например, по пирамидальной схеме) . Результат образованный на выходе узла 3 в унйтарном коде, преобразуется двоичным шифратором 4 в параллельный двоичный код, значение которого показывает число разрядов регистра 1, в которых было записано значение "1". Входами устройства являются входы преобразователей 2, а выходами — выходы шифратора 4. 55

Используя для построения преобразователей 2, узла 3 и шифратора 4 логические элементы с задержкой наносекундного диапазона, быстродействие для подсчета количества единиц в 816-, 32,-64-, и 128-разрядных словах составляет соответственно 12, 16,.

20, 24 и 28 нс, что примерно в 2-3 раза выше, чем в известном устройстве„ одноразрядные сумматоры которого, образующие многокаскадную схему, выполнены на таких же элементах.

Объем оборудования предлагаемого и известного устройств примерно одинаков.

Формула и з обретения

1. Устройство для суммирования п одноразрядных двоичных чисел, содержащее блок суммирования, о т л и ч а ю щ е е с я тем, что с целью повышения быстродействия, оно содержит m преобразователей двоичных кодов в унитарные коды количества единиц (m =п1к,где k — количество входных шин устройства, образующих одну группу, m — количество групп входных шин устройства), блок суммирования представляет собой узел суммирования m унитарных кодов и двоичный шифратор,выходы которого подключены к выходным шинам устройства, а входы подключены к выходам узла суммирования унитарных кодов, входы которого подключены к выходам соответствующих преобразователей двоичных кодов в унитарные коды, входы каждого из которых соединены с k входными шинами устройства.

2. Устройство по п ° 1, о т л и ч а ю щ е е с я тем, что узел суммирования.унитарных кодов содержит сумматоры унитарных кодов, образующих пирамиду из log m рядов, причем сумматоры унитарных кодов первого ряда соединены со входами узла суммирования унитарных кодов, взятыми попарно, сумматор каждого последующего ряда соединен входами с выходами попарно взятых сумматоров предыдущего ряда, выход. сумматора последнего ряда " является выходом узла суммирования

m унитарных кодов.

Источники информации, принятые во внимание при экспертизе

1. Мелкумян Д.О. Синтез параллель— ного счетчика и его оптимизация.

"Вопросы радиоэлектроники". Сер.

"Электронная вычислительная техника", 1974, вып. 9, с. 94-98.

2. Экспресс-информация. Сер. "Вычислительная техника", 1973, вып. 25, « реф. 88.