Делитель частоты следования импульсов

 

Союз Советских

Социалистических

Республик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

<п841124

М "

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (я)м. кл.з (22) Заявлено 280979 (21) 2824173/18-21 с присоединением заявки ¹

Н 03 К 23/02

Государственный комитет

СССР по делам изобретений и открытий (23) Приоритет—

Опубликовано 2306.81. Бюллетень ¹ 23

Дата опубликования описания 2386.81 (53) УДК 821. 374.4 (088.8) (72) Авторы изобретения

В. Ф. Мочалов, В. Л. Лысенко и В. Я. Колесников (71) Заявитель (54) ДЕЛИТЕЛЬ ЧАСТОТЫ СЛЕДОВАНИЯ ИМПУЛЬСОВ дов (2 ).

Изобретение относится к автоматике и вычислительной технике и может быть использовано для деления частоты импульсов на одиннадцать.

Известен делитель частоты, содержащий четыре разряда, включающих в себя триггеры памяти, коммутационные триггеры и элементы И-НЕ (1).

Недостатком этого устройства является сложность.

Наиболее близким по технической сущности к предлагаемому является делитель частоты следования импульсов, содержащий четыре счетных разряда, каждый из которых содержит логический элемент И-НЕ, коммутационный триггер, вход которого соединен со входной шиной, причем единичный выход первых трех разрядов соединен с первым единичным входом коммутационного триггера тех же разрядов, единичный выход которого соединен с первым входом логического элемента

И-HE того же разряда, а нулевой выход коммутационного триггера каждого из первых трех разрядов соединен с единичным входом триггера памяти данного разряда, с нулевыми входами коммутационных триггеров и триггеров памяти всех предыдущих 30 разрядов и вторым входом логического элемента И-НЕ предыдущего разряда, выходы логических элементов И-НЕ первого и второго разрядов соединены с двумя входами коммутационных триггеров соответственно второго и третьего разрядов, выход логического элемента И-НЕ третьего разряда соединен с первым единичным входом коммутационного триггера четвертого разряда, единичный выход которого соединен с единичным входом триггера памяти этого же разряда, с нулевым входом коммутационного триггера и со вторым входом логического элемента

И- НЕ третьего разряда, а нулевой выход коммутационного триггера четвертого разряда соединен с нулевыми входами всех триггеров памяти и нулевыми входами коммутационных триггеров предыдущих разрядов, причем нулевые выходы триггера памяти и коммутационного триггера четвертого разряда соединены со входами логического элемента И-НЕ данного разряда, причем нулевые входы коммутационного триггера данного разряда соединены с выходами логических элементов

И-НЕ второго и четвертого разря841124

Недостатком известного устройства является сложность и недостаточная надежность.

Цель изобретения — повышение надежности устройства.

Поставленная цель достигается тем, что в делитель частоты следования импульсов, содержащий элементы

И-НЕ и.четыре разряда, каждый из которых состоит из триггера памяти и коммутационного триггера, нулевой вход 0 которого в первом и втором разрядах, единичный и нулевой входы в.третьем разряде и единичный вход в четвертом разряде соединены с входной шиной, единичный выход триггера памяти в первых двух разрядах соединен с единич.— ным входом коммутационного триггера этого разряда, единичный выход коммутационного триггера первого разряда соединен с первым входом первого элемента И-HF,, выход которого подключен 20 к нулевому входу коммутационного триггера второго разряда, нулевой выход— с единичным входом триггера памяти данного разряда, нулевой выход коммутационного триггера второго разряда 5 соединен с единичным входом триггера памяти данного разряда, с нулевыми входами коммутационного триггера и триггера памяти первого разряда и с

Вторым входом первого элемента И-НЕ, нулевой выход коммутационного триггера третьего разряда соединен с первым входом второго элемента И-НЕ, с нулевым входом коммутационного триггера второго разряда и с нулевыми входами коммутационного триггера и триггера памяти первого разряда единичный выход коммутационного триггера четвертого разряда соединен с нулевыми входами коммутационного триггера и триггера памяти третьего разряда,с нулевым 40 входом коммутационного триггера второго разряда, с нулевыми входами коммутационного триггера и триггера памяти первого разряда и с вторым входом второго элемента И-НЕ, выход которого 45 соединен с единичным входом коммутационного триггера четвертого разряда, выход первого элемента И-НЕ соединен с единичным и нулевым входами коммутационного триггера третьего разряда, 50 выход второго элемента И-НЕ соединен с нулевым входом коммутационного триггера третьего разряда, единичный выход которого соединен с единичным входом коммутационного триггера четвертого разряда, с единичными входами триггеров памяти второго и третьего разрядов, с нулевыми входами коммутационного триггера и триггера памяти первого разряда и с третьим входом первого элемента И-НЕ, нулевой вы- d0 ход коммутационного триггера третьего разряда соединен с единичными входами к ммутационного триггера и триггера памяти четвертого разряда, с нулевым входом триггера памяти третьего разряда и с четвертым входом первого элемента И-НЕ, нулевой выход триггера памяти третьего разряда соединен с третьим входом второго элемента

И-НЕ, единичный выход коммутационного триггера четвертого разряда соединен с нулевым входом триггера памяти четвертого разряда, нулевой выход которого соединен с нулевым входом коммутационного триггера четвертого разряда, единичный выход триггера памяти и нулевой выход коммутационного триггера второго разряда подключены к единичным входам коммутационного триггера третьего разряда, нулевой выход триггера памяти которого соединен с нулевыми входами коммутационного триггера и триггера памяти второго разряда.

На чертеже представлена структурная схема устройства, Устройство содержит входную шину

1, элементы 2, 3 И-НЕ, элементы 4-11

И-НЕ, попарно образующие коммутационные триггеры четвертого и первого разрядов, элементы 12-19 И-НЕ, попарно образующие триггеры памяти этих же разрядов.

Устройство работает следующим образом.

В исходном состоянии триггеры памяти находятся в нулевом состоянии, а выходной сигнал, поступающий по входной шине 1, отсутствует и равен логическому "0". В этом случае на выходах элементов 2,3,4,13,15 17 и 19 появляется логический "0", на выходах остальных элементов — логическая "1", поэтому с приходом первого входного импульса срабатывает только элемент

10, устанавливая триггер памяти первого разряда в единичное состояние.

После окончания. действия входного импульса. на выходе элемента 3 появляется логическая "1". С приходом второго входного импульса срабатывает элемент 8, устанавливая триггер памяти второго разряда в единичное состояние, а триггер памяти первого разряда — в нулевое состояние. С при.ходом третьего входного импульса снова срабатывает элемент 10, устанавливая триггер памяти первого разряда в единичное состояние. По окончании действия тактового импульса на выходе элемента 3 появляется логическая

"1", а поскольку и триггер памяти второго разряда находится в единичном состоянии, то элемент 7 подготовлен для срабатывания. Наличие связи с выхода элемента 8 на входы элементов 3,7,9 и 10 препятствует появлению на выходах этих элементов сигнала, равного логическому "0", в момент действия входного импульса. С приходом четвертого входного импульса срабатывает элемент 7, устанавливая триггер памяти третьего разряда в единичное состояние, а триггеры памяти млад841124 ших разрядов — в нулевое состояние.

Наличие связи с выхода элемента 7 на входы элементов 3,5,6,10 и 17 препятствует появлению логического "0" на выходах этих элементов во время действия входного импульса.

Сигнал, равный логическому "0", <с выхода элемента 14 запретит сраба тывание элемента 8 до тех пор, пока не изменит свое состояние триггер памяти третьего разряда. Аналогично, с приходом пятого входного импульса сработает элемент 10, устанавливая триггер памяти первого разряда в единичное состояние. После окончания входного сигнала на выходе элемента

3 появляется логическая "1", а по- 15 скольку на выходе элемента 2 тоже логическая "1", то с приходом шестого входного импульса сработает элемент 6 и триггер памяти четвертого разряда устанавливается в единич- () ное состояние, а триггеры памяти младших разрядов — в нулевое состояние. Наличие связи с выхода элемента

6 на входы элементов 2,3,5,7,8 и 10 препятствует неправильной работе 25 делителя. Далее осуществляется счет в двоичном коде, при этом наблюдается следующая последовательность состояний триггеров памяти:

0 0000

1 0001

2 0010

3 0011

4 0100

5 0101

6 1000

7 1001

8 1010

9 1011

10 1100

11 0000 40

Таким образом, видно, что с приходом десятого входного импульса в делителе устанавливается код 1100, поэтому с приходом одиннадцатого входного импульса срабатывает элемент

5 и с его выхода сигнал, равный логическому "0", поступает на выход устройства и одновременно устанавливает все триггеры памяти в нулевое состояние. Наличие связи с выхода элемента 5 на входы элементов 2,4,6, 8 и 10 препятствует неправильной работе делителя °

Таким образом, на одиннадцать входных импульсов схема выдает один выходной импульс, т.е. осуществляется деление на одиннадцать.

Введение новых связей позволяет сократить количество оборудования, уменьшить потребляемую мощность ,повысить надежность работы делителя ц) частоты.

Формула изобретения

Делитель частоты следования импульсов, содержащий элементы И-HE и четыре разряда, каждый из которых состоит из триггера памяти и .коммутационного триггера, нулевой вход которого в первом и втором разрядах, единичный и нулевой входы в третьем разряде и единичный вход в четвертом разряде соединены с входной шиной, единичный выход триггера памяти в первых двух разрядах соединен с единичным входом коммутационного триггера этого разряда, единичный выход коммутационного триггера первого разряда соединен с первым входом первого элемента И-НЕ, выход которого подключен к нулевому входу коммутационного триггера второго разряда, нулевой выход — с единичным входом триггера памяти данного разряда, нулевой выход коммутационного триггера второго разряда соединен с единичным входом триггера памяти данного разряда, с нулевыми входами коммутационного триггера и триггера памяти первого разряда и с вторым входом первого элемента И-НЕ, нулевой выход коммутационного триггера третьего разряда соединен с первым входом второго элемента И-НЕ, с нулевым входом коммутационного триггера второго разряда и с нулевыми входами коммутационного триггера и триггера памяти первого разряда единичный выход коммутационного триггера четвертого разряда соединен с нулевыми входами коммутационного триггера и триггера памяти третьего разряда, с нулевым входом коммутационного триггера второго разряда, с нулевыми входами коммутационного триггера и триггера памяти первого разряда и с вторым входом второго элемента И-НЕ, выход которого соединен с единичным входом коммутационного триггера четвертого разряда, отличающийся тем, что, с целью повьзаения надежности устройства, выход первого элемента И-НЕ соединен с единичным и нулевым входами коммутационного триггера третьего разряда, выход второго элемента И-НЕ соединен с нулевым входом коммутационного триггера третьего разряда, единичный выход которого соединен с единичным входом коммутационного триггера четвертого разряда, с единичными входами триггеров памяти второго и третьего разрядов, с нулевыми входами коммутационного триггера и триггера памяти первого разряда и с третьим входом первого элемента И-НЕ, нулевой выход коммутационного триггера третьего разряда соединен с единичными входами коммутационного триггера и триггера памяти четвертого разряда, с нулевым входом триггера памяти третьего разряда и с четвертыа входом первого элемента И-НЕ, нулевой выход триггера памями третьего разряда соединен с третьим входом второго элемента И-НЕ, единич84 11 24

Составитель О. Кружилина

Техред Т.Маточка Корректор H. Бабиньки

Ред ктор !". Волкова

Вака 4868/83 Тираж 988 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

1130 38, Москва, Ж-35, Раушская наб., д. 4/9

Филиал ПИП "Патент", г. Ужгород, ул. Проекгиан, 4 ный выход коммут<нсис ннсн о триггера .четвертого р<г ряда соединен с нулевым входом триггера памяти четвертого разряда, нулевой выход которого соединен с нулевым входом коммутационного триггера четвертого разряда, единичный выход триггера памяти и нулевой выход коммутационного триггера второго разряда подключены к единичным входам коммутационного триггера трет,его разряда, нулевой выход триггера памяти которого .ое— динен с нулевыми входами коммутационного триггера и триггера it:.мяти вто— рого разряда.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство ССCP

9 418982, кл. Н 03 К 23/О?, 14.04.72.

2. Авторское свидетельство СССР

9 698131, кл. Н 03 К 23/02, Об.0б.77.