Преобразователь двоичного кода вдвоично-десятичный и двоично-десятичногов двоичный

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИ ЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

<щ849197 (61) Дополнительное к авт. сеид-ву

1 (22) Заявлено27.07.79 (21) 2802833/18-24 (51)М. Кл 3 с присоединением заявки Мо

G 06.F 5/02

Государственный комитет сч ср ио делам изобретений и открытий (23) Приоритет

Опубликовано 230781. Бюллетень Н9 27 (53) УДК 681. 325. (088.8) Дата опубликования описания 23. 07. 81

В.A. Дудков, В.И. Корнейчук, В.А; Поно

Я.A Рахлин, Л.A. Савченко, В.П. Тарас и Я.И. Торошанко (72) Авторы изобретения (71) Заявитель (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В ДВОИЧНОДЕСЯТИЧНЫЙ И (ВОИЧНО-ДЕСЯТИЧНОГО В ДВОИЧНЫЙ

Изобретение относится к автоматике и цифровой вычислительной технике и может быть использовано при построении двоично-десятичных преобразователей.

Известен преобразователь двоичного кода в двоично-десятичный и обратно, содержащий реверсивные сдвиговые регистры,блоки коррекции, логические элементы И и ИЛИ (1j .

Недостаток такого преобразователя состоит в больших аппаратурных затратах и в невозможности использования динамических сдвиговых регистров, связанной с обработкой параллельных кодов.

Наиболее близким по технической сущности.к предлагаемому является преобразователь двоичногб кода в двоично-десятичный и двоично-десятичного в двоичный, содержащий первый и второй сдвиговые регистры, первый,второй,третий и четвертый элементы Й-ИЛИ, первый и второй О-триrгеры,0-входы которых соединены соответственно с выходами первых разрядов первого и второго сдвиговых регистров, а синхровходы 0-триггеров соединены с первым входом тактовых сигналов пре- образователя,,блок коррекции, HHформационные входы которого соединены соответственно с выходами четвер:того и пятого разрядов первого сдвигового регистра, сумматор, первый и второй входы которого соединены с выходом блока коррекции и первого элемента И-ИЛИ соответственно, выход второго разряда второго сдвигового регистра соединен с первым входом второго элемента И-ИЛИ, первый и второй.одноразрядные сдвиговые регистры, входы которых соединены с выходами третьего и четвертого элементов И-ИЛИ соответственно, а выхо35 ды соединены со вторыми входами первого и второго элементов И-ИЛИ соответственно, блок управления, выход разрешения приема которого соединен с третьим входом второго элемен20 та И-ИЛИ, выход разрешения цйркуляции соединен с третьим входом первогс .элемента И-ИЛИ, выход разрешения коррекции блока управления соединен о первым управляющим входом блока

2з коррекции, информационный. вход преобразователя соединен с четвертыми входами первого и вroporo элементов

И-ИЛИ, выходы первых разрядов первого и второго сдвиговых регистров

30 соединены с вторыми входами третьего

849197 и четвертого элементов И-ИЛИ,вторые входы которых соединены со вторым входом тактовых сигналов, выход первого 0-триггера соединен с пятым

Входом второго элемента И-ИЛИ, выход которого cîåäèíåí со входом второго сдвигового регистра и третьим входом третьего элемента И-ИЛИ. Кроме того, известный преобразователь содержит элемент И-ИЛИ, подключенный ко входу первого сдвигового регистра P2).

Недостаток известного преобразователя состоит в относительно больших аппаратурных затратах.

Цель. изобретения — упрощение преобразователя.

Поставленная цель достигается тем, что преобразователь двоичного кода в двоично-десятичный и двоично-десятичного в двоичный, содержащий первый и второй сдвиговые регистры, первый, второй, третий и четвертый элементы И-ИЛИ, первый и второй

О-триггеры, О-входы которых соединены соответственно с выходами первых разрядов первого и второго сдвиговых регистров,а синхровходы 0-триггеров соединены с первым входом тактовых сигналов преобразователя, блок коррекции, информационные входы которого соединены с выходами четвертого и пятого разрядов первого сдвигового регистра, сумматор, первый и второй входы которого соединены соответственно с выходами блока коррекции и первого элемента И-ИЛИ, выход второго разряда второго сдвигоного регистра соединен с первым входом второго элемента, И-ИЛИ, первый и второй одноразрядные сдвкговые регистры,.входы которых соединены с выходами третьего и четвертого элементов И-ИЛИ соответственно, а выходы соединены со вторыми входами первого и. второго элементов И-ИЛИ соответственно, блок управления, выход разрешения приема которого соединен с третьим входом второго элемента И-ИЛИ, выход разрешения циркуляции соединен с третьим входом первого элемента И-ИЛИ, выход разрешения коррекции блока управления соединен с первым управляющим входом блока коррекции, информационный вход преобразователя соединен с четвертыми входами первого и второго элементов И-ИЛИ, выходы первых раз рядов первого и второго сдвиговых регистров соединены со вторыми входами третьего и четвертого элементов

И-ИЛИ, вторые входы которых соединены со вторым входом тактовых сигналов преобразователя, выход первого Р триггера .соединен с пятым входом второго элемента И-ИЛИ, выход которого соединен со входом второго сдвигового регистра и третьим входом третьего элемента И-ИЛИ, дополнительно содержит пятый элемент

5 !

О

S0

И-ИЛИ, выход которого является выходом преобразователя, первый и второй входы соединены с выходом разре шения выдачи блока управления, а третий вход пятого элемента И-ИЛЙ соединен с выходом первого разряда второго сдвигового регистра, выход сумматора соединен с четвертым входом пятого элемента И-ИЛИ, третьим входом четвертого элемента И-ИЛИ и входом первого сдвигового регистра, выход второго разряда которого соеди.нен с пятым входом первого элемента

И-ИЛИ, четвертые входы третьего и четвертого элементов И-ИЛИ соединены со вторым входом тактовых сигналов преобразователя, выход второго

0-триггера соединен с управляющим входом блока коррекции и шестым входом первого элемента И-ИЛИ.

При этом блок коррекции содержит блок преобразования унитарного кода в последовательный код, первый и второй Î-триггеры, элемент И-ИЛИ,три элемента И, три элемента ИЛИ и четырехразрядный сдвиговый регистр, выход первого разряда которого соединен с первым входом элемента ИЛИ, выход которого соединен с синхровходами первого и второго О-триггеров, первым входом элемента И-ИЛИ, входом четырехразрядного сдвигового регистра и первым входом блока преобразования унитарного кода в последовательный код, выход которого является выходом блока коррекции, а второй и третий входы блока преобразования унитарного кода в последовательный код соединены соответственно с выходами второго и третьего элементов ИЛИ,. первый и второй входы второго элемента ИЛИ соединены с выходами первого и второго элементов И соответственно, первые входы которых соединены соответственно с прямым выходом пер-. вого и инверсным выходом второго

D-триггеров, прямой выход второго

D-триггера соединен с первым входом третьего элемента И, выход которого подключен ко входу третьего элемента

ИЛИ, вторые входы первого, второго и третьего элементов И и вторые входы второго и третьего элементов ИЛИ являются первым управляющим входом блока коррекции, D-вход первого 0-триггера соединен с выходом элемента

И-ИЛИ, второй вход которого является вторым управляющим входом блока коррекции, 0-вход второго D-триггера и третий вход элемента И -ИЛИ являются информационными входами блока коррек- ции.

Кроме того., блок управления содержит последовательно соединенные счетчик, дешифратор, элемент И, RSтриггер, три группы элементов Й, первые входы элементов И первой группы соединены с первым выходом дешифратора, второй выход которого соеди849197 нен с S-входом RS-триггера, выход которого соединен с первыми входами ,элементов И второй группы, а третий выход дешифратора соединен с R-.âõîдом RS-триггера и первыми входами элементов И третьей группы, вторые входы элементов И трех групп соединены с входами задания режимов работы, счетный вход счетчика через элемент И соединен со.вторым входом тактовых сигналов, выходы .элементов

И первой, второй и третьей групп, являются соответственно выходами разрешения коррекции блока управления, выходами разрешения приема блока управления и выходами разрешения выдачи блока управления. 15

На фиг. 1 изображена структурная схема предлагаемого преобразователя; на фиг. 2 и 3 — функциональные схемы соответственно блока коррекции первого и второго элементов И-ИЛИ; 20 на фиг.. 4 - функциональная схема блока управления; на фиг. 5 — временная диаграмма базовых управляющих. сигналов преобразователя.

Преобразователь содержит первый 25

1 и второй 2 сдвиговые регистры (число их двоичных разрядов п=4т, m — число десятичных разрядов преобразователя), блок 3 коррекции о (БК), сумматор 4, первый 5 и второй 3О

6 О-триггеры, при этом входы блока 3 коррекции соединены с выходами блока 7 управления, триггера 5 и цепями

8 и 9 с выходами четвертого и пятого Разряда РегистРа 1.. Выход втоРо- 35 го разряда регистра 1 цепью 10 через первый элемент И-ИЛИ соединен со входом сумматора 4. Выход первого разряда регистра 1 соединен со входом элемента И-ИЛИ 11, с О-входом

0-триггера 6 и через последовательно О соединенные третий элемент И-ИЛИ 12 и первый одноразрядный сдвиговый регистр 13 - с входом элемента И-ИЛИ 11, другие входы которого соединены с выходом D-триггера 5 и с информацион- ц ной шиной 14 преобразователя и через второй элемент И-ИЛИ 15 - co входом регистра 2.

Выход второго разряда регистра 2 цепью 16. соединен со вторым входом 0 элемента И-ИЛИ 15, а выход первого разряда — с О-входом триггера 5, через элемент И-ИЛИ 17. — с выходом преобразователя 18 и через последовательно соединенный третий элемент И-ИЛИ

19 и второй одноразрядный сдвиговый регистр 20 — с третьим входом элемента И-ИЛИ 15. Выход О-триггера 6 соединен с входом элемента И-ИЛИ 15, а его С-вход объединен с G-входом триггера 5 и подключен к первому 6О тактовому входу 21. Выход блока 3 коррекции подключен ко второму входу сумматора 4, выход которого подключен ко вторым входам элементов 17 и 19 и ко входу регистра 1. Вход эле-65 мента И-ИЛИ 12 соединен со входом

)регистра .2, а прямые и инверсные входы элементов И-ИЛИ 12 и 19 объединены и подключены ко второму тактовому входу 22. Выходы блока 7 управления подключены к управляющим входам элементов 11, 15 и 17.

Блок коррекции (фиг.2) содержит четырехраэрядный сдвиговый регистр

23, вход которого подключен к С-вхо- дам третьего 24 и четвертого 25

О-триггеров, через элемент И-ИЛИ

26 — к 0-входу О-триггера 24, через элемент ИЛИ 27 - к шине 21 и к выходу первого разряда регистра 23. D-вход триггера 25 цепью 8 подключен к ре-. гистру 1. Второй вход элемента И-ИЛИ

26 цепью 9 подключен к регистру 1.

Инверсный вход первого элемента

И-ИЛИ 26 и второй вход второго элемента И-ИЛИ 26 подключены к третьей тактовой шине 28. Прямой выход третьего 24 и инверсный выход четвертого. 25 триггеров соответственно через элементы И 29 и ЗО соединены со входами элемента ИЛИ 31. Прямой вы1 ход триггера 25 через элемент И 32 соединен со входом элемента ИЛИ 33.

Выходы элементов ИЛИ 31 и 33 подключены ко входам кодопреобразователя

34, синхронизирующий вход которого подключен к выходам регистра 23.

Вторые входы элементов 29,30, 32 и

33 и третий вход элемента 31 подключены к выходам блока 7 управления.

Блок управления (фиг.4) содержит последовательно соединенные счетчик

35 и дешифратор ЗЬ,первый выход которого подключен ко входам первой группы элементов И 37, второй вы- . ход — к S-входу SR-триггера 38, третий выход — к R .входу триггера 38 и к входам элементов И 39 второй груп-. пы. Выход триггера 38 подключен ко входам третьего блока элементов И 40 третьей группы. Счетный вход счетчика через элемент И 41 подключен к первой тактовой шине 21 и управляющему входу преобразователя, R-вход счетчика выполнен инверсным и подключен к управляющему входу преОбразователя. Вторые входы блоков 37, 40 и 39 подключены к шинам задания режимов работы. Вход регистра 42 соединен с шиной тактовых сигналов

T (4 (m-1)+Ц, а два его выхода являются первой и второй шинами тактовых счетчиков Т „, Т „.

Элемент И-ИЛИ 15 содержит элементы И 43-46 и элемент ИЛИ 47. Элемент И-ИЛИ 11 содержит элементы

И 48-52 и элемент ИЛИ 53 (фиг ° 3).

Работа преобразователя осуществляется по циклам. Каждый цикл вы полняется за и тактов. Длительность такта Т равна периоду следования импульсов фазового питания динамических регистров. Время действия такта Т) соответствует временному

849197 интервалу i-ão разряда числа при последовательном представлении информации. Так, во время действия такта T на выходе первого (или на входе и-ro) разряда сдвигового регистра, работакщего в режиме хранения, будет первый разряд числа, во время действия такта Т„ — i-й разряд; Циркуляция и запись информации в сдвиговых регистрах осуществляется младшими разрядами вперед.

Преобразователь может работать в режимах P 1, P 2, P 3 и Р 4. В режиме P 1 обеспечивается преобразование дробного„ а в режиме Р 2 целого числа из двоичной в двоичнодесятичную систему счисления. В режиме P 3 преобразуются дробные, а в режиме Р 4 — целые числа из двоичнодесятичной в двоичную систему счисления.

Работа преобразователя заключается в выполнении следующих операций: прием кода, его преобразование и выдача преобразованного кода.

По сигналу ПК осуществляется прием кода, по сигналу ПР— его преобразование и по сигналу ВД вЂ” выдача преобразованного кода, В зависимости от режима работы преобразователя блок 7 управления вырабатывает сигналы с соответствующим индексом, которые являются модификацией базовых сигналов. Так, например, базовому сигналу ПК в режиме Р 1 соответствует сигнал ПК 1, сигналам ПР и ВД соответственно сигналы ПР 1, ВД 1 и т.д. Преобразование осуществляется путем соответствующей коммутации цепей циркуляции информации в регистрах 1 и 2 с одновременной ее кор рекцией. Конфигурация цепей циркуляции и режим коррекции определяются блоком 7 управления в зависимости от режима работы преобразователя.

В режиме Р 1 по сигналу ПК 1 из блока 7 управления двоичное дробное число последовательно с младших разрядов с информационного входа 14 через элемент И-ИЛИ 15 (элементы И 43 и ИЛИ 47 на фиг.3).записывается в регистр 2. Преобразование осуществляется пс сигналу ПР 1 из блока 7 управления за и циклов.

В первом такте (по сигналу Т 1, шина 21) каждого цикла преобразования в 0-триггер 5 записывается содержимое первого разряда сдвигового регистра 2, в D-триггер б — содержимое первого разряда сдвигового регистра 1. На время преобразования цепь циркуляции информации регистра

1 замыкается со второго разряда и имеет вид: выход второго разряда— цепь 10 — элемент И-ИЛИ 11 (элементы И 49, ИЛИ 53 на фиг. 3) — сумматор 4 — вход и-го разряда регистра 1

Цепь циркуляции в регистре 2 также замыкается через второй разряд и имеет вид: выход второго разряда

1цепь 16 — элемент И-ИЛИ 15 (элементы И 44, ИЛИ 47) — вход и-ro разряда регистра 2. При этом в каждом и-м такте каждого цикла преобразования указанные цепи циркуляции разрываются, и в и-е разряды регистров

1 и 2 переписывается содержимое триггеров 5 и б соответственно. Такая коммутация цепей циркуляции обеспечивает в каждом цикле преобразования сдвиг в сторону младших разрядов, записанных в регистрах 1 и

2 чисел, а также перепись содержимого первых разрядов регистров 1 и 2 в и-е разряды регистров 2 и 1 соответственно. Одновременно со сдвигом информации в регистре 1 осуществляется ее коррекция.

Код коррекции вырабатывается блоком 3 коррекции в зависимости от со20 держимого пятого разряда регистра 1 в каждом (4@+1) -м такте (< =О, m-2) .

B (4 (m-1)+17 -м такте код коррекции определяется. содержимым триггера 5.

При нулевом значении пятого разряда

25 или ;риггера 5 код коррекции равен числу 0000, при единичном — 1101.

На вход сумматора 4 код коррекции. поступает последовательно с младших разрядов в (4)+1)-м, (4j+2)-м, ЗО (4j+3)-м и (4j+4)-м тактах (j=0, m-1). При этом выработка сигнала переноса в каждом (4j+4) ì такте блокируется. Двоично-десятичный код формируется на регистре 1 и по сигналу ВД 1 блока 7 управления снимается с выхода первого разряда через элемент И-ИЛИ 11 (элементы И 52, ИЛИ 53), сумматор 4 и элемент И-ИЛИ

17. На второй вход сумматора 4 при этом подается нулевой код. .40 . В режиме P 2 прием целого двоичного числа на динамический регистр

2 осуществляется по сигналу ПК 2 также, как и в режиме P 1. Преобразование кода осуществляется за и

45 циклов по сигналу ПР 2. В режиме Р 2 . цепи циркуляции информации в регистрах 1 и 2 замыкаются через одноразрядные сдвиговые регистры 13 и 20, соответственно. Цепь циркуляции ре5ф гистра 1 имеет вид: выход первого разряда — элемент И-ИЛИ 12 — триг.гер 13 — элемент И-ИЛИ 11 (элемент

И 51, элемент ИЛИ 53) — сумматор

4 — вход п-го.разряда-регистра 1.

Цепь циркуляции регистра 2 коммутируется следующим образом: выход первого разряда регистра 2 — элемент

И-ИЛИ 19 — регистр 20 — элемент 15 (элемент И 4 б, элемент ИЛИ 47) вход n-ro разряда регистра 2. В и-м такте инверсным сигналом (шина 22) каждого цикла преобразования описанные цепи циркуляции разрываются.

При этом в каждом цикле (в том числе и в предшествующем началу преобраэова-.

65 ния, т.е. в цикле ПК 2 по сигналу Тд

849197

10 (шина 22) и-ый разряд регистра 1 с выхода сумматора 4 через элемент 19 записывается в регистр 20, а и-ый разряд регистра 2 с выхода элемента

15 через элемент 12 — в регистр 13.

Такая коммУтация цепей циркуляции обеспечивает сдвиг в сторону старших разрядов записанных в регистрах 1 и 2 чисел, а также перепись содержимого и-ых разрядов регистров 1 и 2 в первые разряды регистров 2 и 1 соответственно.

Коррекция в регистре 1 осуществляется следующим образом.

Код коррекции определяется содержимым четвертого разряда регистра 1 в каждом (4j+1)-м такте и формируется на выходе блока 3 коррекции.

При единичном значении четвертого разряда код коррекции равен числу

1101, при нулевом — 0011. Поступление кода коррекции на вход сумматора 4 20 аналогично режиму P 1. После преобразования двоично-десятичного числа в коде с избытком 3 формируется на регистре 1. Выдача преобразованной информации осуществляется с выхода 25 .первого разряда регистра 1 через элемент 11 (элементы И 52, ИЛИ 53), сумматор 4 и элемент 17. Переход от кода с избытком 3 к обычному осуществляется при выдаче подачей на

30 второй вход сумматора 4 в (4j+1)-м — :— (4j+4) — ì .тактах кода 1101. При преобразовании и выдаче выработка сигнала переноса .в каждом (4) +4)-м такте блокируется.

В режиме P 3 двоично-десятичный код дробного числа перед преобразованием в двоичный код предварительно преобразуется в двоично-десятичный код с избытком 3. Это преобразование осуществляется одновременно с прие- 40 мом на сдвиговый регистр 1 следующим образом.

По сигналу ПК 3 информация через элемент И-ИЛИ 11 (элементы И 48, ИЛИ 53. на фиг.3) поступает на вход щ сумматора 4. На второй вход сумматора поступает и-разрядный код

00110011...0011, который формируется блоком 3 коррекции по сигналу ПК 3.

Сформированный на выходе сумматора 4 0 код с избытком 3 поступает на вход регистра 1. В регистр 2 заносится нулевой код. Преобразование осуществляется за. и циклов таким же образом, как и в режиме P 2. Результат получается в регистре 2 и снимается с выхода первого разряда этого регистра через элемент 17 последовательным кодом по -сигналу ВД 3.

В режиме P 4 прием целевого десятичного числа осуществляется по сиг- 40 налу ПК 4 и через элемент И-ИЛИ 11 (элементы И 48, ИЛИ 53 на фиг.3) на регистр 1. На регистр 2 заносится нулевой код. Преобразование осуществляется за и циклов таким же образом, 45 как и в режиме Р 1. Выдача результата с регистра 2 производится так .же, как и в режиме P 3.

Блок 3 коррекции работает следующим образом.

На D-триггере 24 (фиг.2) в каждом (4j+1)-м такте по сигналам T (4j+1) ерез элемент И-ИЛИ 26 запоминается содержимое пятого разряда регистра 1 или триггера 5. На 0-триггере 25 запоминается содержимое четвертого разряда регистра 1. Тактирующие сигналы Т (4j+1), подаваемые на С-входы триггеров 24 и 25, вырабатываются на выходе элемента ИЛИ 27 четырехразрядным сдвиговым регистром 23. По сигналу Т 1 через элемент ИЛИ 27 в регистр 23 записывается единица, которая циркулирует в нем на протяжении всей работы преобразователя. На выходе четвертого разряда регистра

23 образуются тактирующие сигналы Т (4i+2), на выходе третьего разряда—

Т (4i+3), на выходе второго разряда — 4 (4i+4) и на выходе первого разряда — 4 (4i+1).

Таким образом, в разных режимах работы преобразователя логические формулы Х условий выработки блоком 3 формирования коррекции соответствующих кодов имеют вид

Х „„= ПКХЧ ПКЗЧ(П92 Ч ПРЗ) С

Х„„О„=СЭ2М ПР2 V П93)С4Ч(ПР1ЧПР4)С > где С4. и С вЂ” состояния триггеров

24 и 25.

Условие Xggqq вырабатывается на выходе элемента ИЛИ 33, условие

)i 0„ - на выходе элемента ИЛИ 31.

Блок 34 преобразовывает унитарный код Условий Х 00 „ H Х«« s соответствующий последовательный код

0011, 1101. Тактовые сигналы Т (4jt1), Т (4j+2), Т (4j+3), и

Т (4)+4) вырабатываются на соответствующих выходах регистра 23 и поступают для синхронизации кода коррекции.

Блок 7 управления может быть построен как автомат с жесткой логикой на основе счетчика и дешифратора (фиг.4). Его входными сигналами являются сигналы Т 1, сигналы

Р 1 задания режима, P 2, P 3 и Р 4, а также сигнал "Работа", определяющий начало и конец преобразования.

В исходном состоянии счетчик на- . ходится в нулевом состоянии. По сигналу "Работа" на счетный вход счетчика 35 через -элемент И 41 поступают тактовые сигналы Т 1, определяющие начало каждого цикла. С пЕрвого выхода (1) дешифратора 36 снимается базовый сигнал ПК. После второго сигнала Т 1 триггер 38 устанавливается в -1-е состояние.. Сброс триггера 38 осуществляется через п циклов сигналов С (и+2)-го выхода дешифратора (и+2).

849197

Таким образом,, на выходе тригге.ра 38 формируется базовый сигнал

ПР длительностью и циклов. На {n+2)-м выходе дешифратора 36 формируется базовый сигнал ВД длительностью 1 цикл. После окончания сигнала ВД 5 снимается сигнал "Работа", и счетчик

36 устанавливается в исходное состояние (состояние готовности преобразователя).. Управляющие сигналы ПК„, ЙР и ВД„ (=1,4) вырабатываются на основе базовых ПК, ПР и ВД в зависимости от заданного режима р 1, P 2, P 3- или Р 4 на выходах блоков элементов Й 37, 40 и 39.

Таким образом, предлагаемый преобразователь является устройством после- 5 довательного действия, и применение в нем динамических регистров позволяет значительно снизить его стоимость, уменьшить габариты и повысить надеж-. ность, а также упростить блок коррек- 20 ции и логические блоки преобразователя.

Формула изобретения

1; Преобразователь,цвоичного кода в двоично-десятичный и двоично-десятичного в двоичный, содержащий первый и второй сдвиговые регистры, первый, второй, третий и четвертый элементы

И-ИЛИ, первый и второй О-триггеры, О-входы которых соединены соответ.ственно с выходами первых разрядов первого и второго сдвиговых регистров, а синхровходы D-триггеров соединены с первым входом тактовых сигналов преобразователя, блок коррекции, ин-формационные входы которого соединены с выходами четвертого и пятого разрядов первого сдвигового регистра, сум- 40 матор, первый и второй входы которого соединены соответственно с выходами блока коррекции и первого элемента

И-ИЛИ, выход второго разряда второго сдвигового регистра соединен с первым 45 входом второго элемента И-ИЛИ, первый и второй одноразрядные сдвиговые регистры, входы которых соединены с выходами третьего и четвертого элементов

И ИЛИ соответственно, а выходы соеди- у0 иены со вторыми входами .первого и второго элементов И-ИЛИ соответственно, блок управления, выход разрешения приема которого соединен с третьим входом второго элемента И-ИЛИ, выход разрешения циркуляции соединен с третьим входом первого элемента И-ИЛИ, выход разрешения коррекции блока управления соединен с первым управляющим входом блока коррекции, информацноннЫй вход. преобразователя соеди-. 40"

r( нен с четвертыми входами первого -и второго элементов И-ИЛИ, выходы первых разрядов первого и второго сдвиговых регистров соединены со вторыми входами третьего и четвертого эле- 65 ментов И-ИЛИ, вторые входы которых соединенЫ со вторым входом тактовых сигналов преобразователя, выход первого D-триггера соединен с пятым входом второго элемента И-ИЛИ, выход которогб.соединен со входом второго сдвигового регистра и третьим входом третьего элемента И-ИЛИ, о т л ич а ю шийся тем, что, с целью упрощения, оН содержит пятый элемент И-ИЛИ, выход которого является выходом преобразователя, первый и второй входы соединены с выходом разрешения выдачи блока. управпенйя, а третий вход пятого элемента И-ИЛИ .соединен с выходом первого разряда второго сдвигового регистра, выход сумматора соединен с четвертым входом пятого элемента, И-ИЛИ, третьим входом четвертого элемента И-ИЛИ и входом первого сдвигового регистра, выход второго разряда которого соединен с пятым входом первого элемента И-ИЛИ,. четвертые входы третьего и четвертого элементов И-ИЛИ соединены со вторым входом тактовых сигналов преобразователя, выхоц второго D-триггера соединен с управляющим входом блока коррекции и шестым входом первого элемента И-ИЛИ.

2. Преобразователь rio п.1, о тл и ч а ю шийся тем, что блок коррекции содержит блок преобразования унитарного кода в последовательный код, первый и второй D-триггеры, элемент И-ИЛИ, три элемента И, три элемента ИЛИ и четырехразрядный сдвиговый регистр, выход первого разряда. которого соединен с первым входом элемента ИЛИ, выход которого соединен с синхровходами первого и второго О-триггеров, первым входом элемента И-ИЛИ, входом четырехразрядного сдвигового регистра и первым входом блока преобразования унитарного кода в последовательный код,. выход которого является. выходом блока коррекции, а второй и третий входы блока преобразования унитарного кода в последовательный код соединены соответственно с выходами второго и третьего элементов ИЛИ, первый и второй входы второго элемента ИЛИ соединены с выходами первого и вто-. рого элементов И соответственно, первые входы которых соединены соответственно.с прямым выходом первого и инверсным выходом второго О-.триггеров, прямой выход второго 0-триггера соединен с первым входом третьего элемента И, выход которого подключен ко входу третьего элемента

ИЛИ, вторые входы первого, второго и третьего элементов И и вторые входы второго и третьего элементов ИЛИ являются первым управляющим входом блока коррекции, О-вход первого Отриггера соединен с выходом элемента

И-ИЛИ, второй вход которого является

13

849197

14 вторым управляющим входом блока коррекции, 0-вход второго 0-триггера и третий вход элемента И-ИЛИ являются информационными входами блока коррекции.

3. Преобразователь по пп. 1 и 2, отличающийся тем, что в нем блок управления содержит последовательно соединенные счетчик, дешифратор, элемент И, RS-триггер, три группы элементов Й, первые входы элементов И первой группы соединены с первым выходом дешифратора, второй выход которого. соединен с R входом

RS-триггера, выход которого соединен с первыми входами элементов И второй группы, а третий выход дешифратора соединен с R-входом RS-триггера и первыми входами элементов И третьей группы, вторые входы элемент. тов И трех групп соединены с входами задания режимов работы, счетный вход счетчика через. элемент И соединен со вторым входом тактовых сигналов преобразователя, выходы элементов И первой, второй и третьей групп являются соответственно выходами разрешения коррекции блока управления, выходами разрешения приема блока управления и выходами разрешения выдачи блока управления.

Источники информации, принятые во внимание при экспертизе

1 ° Авторское свидетельство СССР

O 201774, кл. G 06 F 5/02, 1968.

2. Авторское свидетельство СССР по заявке 9 2716075, кл. G 06 F 5/02, 1979 (прототип).

849197

1цикл

ПК пр ю цикад

Выдача результита6

144 NJM

Заказ 6094/63 Тираж 745 Подписное

ВЙИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная,4

Составитель М. Аршавский

Редактор С. Родикова ТехредМ.Рейвес Корректор Г. Решетник: