Устройство для обработки данных

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

° (61) Дополнительное к авт. саид-ву (22) Заявлено 071279 (21) 2848699/18-24 (51) М. КЛ. с присоединением заявки ¹â€” (23) Приоритет—

G F 15/16

Государственный комитет

СССР ио делам изобретений н открытий

Опубликовано 23.0781. Бюллетень ¹ 27 (53) УДК 681.14 (088 ..8) Дата опубликования описания 2307.81

A.A.Åëèñååâ и Ю.В.Тихович (72) Авторы изобретения (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ОБРАБОТКИ ДАННЫХ

Изобретение относится к вычисли- тельной технике и может быть использовано в электронной вычислительной машине.

Известны многомодульные устройства для обработки данных, содержащие ряд взаимосвязанных модулей памяти и процессорных модулей (1).

Однако в этих устройствах комплектование произвольных конфигураций модулей сопряжено с использованием сложной коммутирующей аппаратуры (типа матричных переключателей), а реконфигурация устройства,при обнаружении в каком-либо модуле неисправности или при необходимости изменить рабочую конфигурацию требует наличия специального блока уп.равления реконфигурацией или применения развитий операционной системы.

Недостатками этих устройств являются их сложность и большой объем аппаратуры.

Наиболее близким к изобретению по технической сущности является устройство для обработки данных, содержащее N модулей памяти, Н процессорных модулей и блок переключателей, причем адресные выходы и информационные входы и выходы всех процессорных модулей подключены к адресным входам и информационным выходам и входам соответственно всех модулей памяти, каждый модуль памяти содержит блок управления, блок контроля и накопитель, выход которого соединен .с входом блока контроля и информационным выходом данного модуля памяти, информационный и адресный входы которого соединены соответственно с информационным входом накопителя и первым входом блока управления, первый выход которого соединен с адресным входом накопителя, каждый процессорный модуль содержит командный блок, арифметический блок и регистр адреса, выход и адресный вход которого соединен соответственно с адресным выходом данного процессорного модуля и первым выходом арифметического блока, второй и третий выходы которого соединены. соответственно с информационным выходом данного процессорного модуля и первым входом командного блока,выход которого подключен к управляющим входам регистра адреса и арифметического блока, к информационному входу которого подключен информаци849222 онный вход данного процессорного модуля E 21.

Недостатки известного устройства состоят в больших аппаратурных затратах и сложности, так как коммутация модулей памяти выполняется сложными конфигураторами входных и выходных информационных потоков памяти

Их сложность обусловлена разделением информационных потоков различных модулей памяти, иэ-эа чего при реконфигурации в случае отказа одного из модулей приходится полностью отключать.информационный поток неисправного модуля памяти и вместо него подключать информационный поток исправного.

Кроме того, для упраьления текущим состоянием (конфигурацией ) в устройстве используются специальные регистры состояния со сложной логикой установки и модификации. Специализация этих регистров для целей управления конфигурацией в значительной мере затрудняет их использование для предоставления процессорным модулям информации о текущей конфигурации памяти в удобной для обработки и анализа форме.

При этом устройство может использоваться только для случаев, когда в отдельном модуле памяти помещается очень малое число (чаще всего один) бит всех слов массива памяти (бит- расслоенная память), что требует дополнительных затрат при комплектовании устройства произвольным количеством модулей памяти с целью расширения доступного массива ячеек

: памяти.

Цель изобретения — упрощение. Устройства и расширение области его применения.

Поставленная цель достигается тем, что в устройство, содержащее М процессоров, М блоков памяти и блок переключателей, причем каждый процессор состоит иэ арифметического блока, регистра адреса и командного блока, а блок памяти состоит из накопителя, узла управления и узла контроля, причем выходы регистров адреса каждого процессора соединены с первыми входами узлов управления, первые выходы которых подключены . соответственно к адресным входам накопителей одноименных блоков памяти, информационные входы которых подключены к первым выходам арифметических блоков, выход командного блока каждого про -. ccopa соединен с перьыми входами арифметического блока и регистра адреса того же процессора, а первый вход — с.вторым выходом арифметического блока, третий выход которого подключен к второму входу регистра адреса .того же процессора, информационный выход

d0

5

20 25

55 накопителя i-ro блока памяти (i=1,Ì) соединен с входом узла контроля и третьим входом арифметического блока i-го процессора, в каждый процессор введена схема сравнения, а в каждый блок памяти — коммутатор, сумматор, входная схема сравнения и элемент ИЛИ, причем первый вход и выход схемы сравнения каждого процессора соединены соответственно с выходом регистра адреса и вторым входом командного блока того же самого процессора, а вторые входы . схемы сравнения всех процессоров подключены к выходу коммутатора М-ro блока памяти, первый вход коммутатора i-го блока памяти соединен с выходом сумматора того же блока памяти, первым входом соединенного с вторым выходом узла управления того же блока памяти, первый и второй входы которого подключены соответственно к первому входу и выходу входной схемы сравнения, а третий выход — к первому входу элемента ИЛИ того же блока памяти, вторые входы входной схемы сравнения, сумматора и коммутатора i-ro блока памяти соединень с выходом коммутатора (i-1)-ro блока памяти, а вторые входы входной схемы сравнения, сумматора и коммутатора первого блока памяти соединены с входом опроса устройства, третий вход коммутатора i-го блока памяти соединен с выходом элемента

ИЛИ того же блока памяти, вторым и третьим входами соединенного соответственно с выходом узла контроля того же блока памяти и i-ым выходом блока переключателей.

На фиг.l представлена блок-схема устройства; на фиг.2 — функциональная схема узла управления; на фиг.3схема командного блока.

Устройство содержит процессоры

1, блоки 2 памяти, накопитель 3, узел 4 управления, элемент 5 ИЛИ, узел 6 контроля, коммутатор 7, сумматор 8, входную схему 9 сравнения, командный блок 10, арифметический блок 11, регистр 12 адреса, схему

13 сравнения, вход 14.опроса устройства и управляющие выходы 15 блока

16 переключателей.

Узел 4 Управления (фиг.2) включает регистр 17 текущего адреса, дешифратор .18 адреса, генератор 19 синхроимпульсов, переключатель 20 режима работы, формирователь 21 логической единицы, первый 22 и второй

23 входы и первый 24, третий 25 и второй 26 выходы узла.

Командный блок (фиг. 3) включает регистр 27 адреса микрокоманды, память 28 микропрограмм, регистр 29 микрокоманды, дешифратор 30 микрокоманды, первый 31 и второй 32 входы и выход 33 командного блока 10.

849222

Устройство работает следующим образом.

Программы и данные хранятся в накопителях 3 блока 2 памяти. Выполнение программ, обработку данных и замещение программ в блоках 2 производят процессоры 1,каждый из кото5 рых может быть как универсального типа, так и рассчитан на выполнение узкого, специализированного класса функций, например на выполнение операций по вводу-выводу. Во время работы любой из процессоров 1 может обратиться к памяти по единым для всех процессоров 1 адресным шинам.

В каждом блоке 2 памяти хранитсяинформация, расположенная в .порядке 15 возрастания адресов памяти, т.е. один блок 2 содержит непрерывную последовательность ячеек памяти.При каком-либо обращении к памяти одного из процессоров 1 этот процессор 20 получает доступ только к одному бло-! ку 2, в котором расположена ячейка с адресом, сформированном в регистре

12 процессора. 1, затребовавшего обращение к памяти. При этом, если 15 выполняется чтение памяти, информация, прочитанная из ячейки адресованного блока 2, выдается этим блоком на свой информационный выход. Если выполняется операция записи в память, информация, подлежащая записи, передается с выхода арифметического блока 11 на информационный выход. процессора 1, затребовшего выполнение записи и по информационному входу блока 2, в котором выполняется запись, указанная информация записывается в накопитель 3 этого блока.

Текущая конфигурация памяти однозначно отражается словом опроса. 40 . которое формируется на выходе опроса M-го блока 2 памяти и передается на вход схемы сравнения каждого процессора 1.

Исходное значение слова опроса 45 на входе 14 в простейшем варианте реализации устройства принимается нулевым. В процессе распространения сигналов опроса каждый рабочий блок

2 производит модификацию в сумматоре

8 поступившего к нему"входного слова опроса на величину, определяемую узлом 4.

Например, для полностью идентичных блоков 2 памяти такая модификация может выполняться простым при- бавлением единицы к входному слову опроса (подсчет количества рабочих блоков 2). Единица вырабатывается формирователем 21. Дополнительное подключение или отключение одного из 6() нескольких блоков 2 (при сохранении непрерывности цепочки опроса) позволяет только на результирующее значение слова опроса, поступающего на вход схемы 13 сравнения каждого 65 процессора 1. При каждом обращении любого процессора 1 к памяти адрес ячейки памяти, к которой требуется обращение, сравнивается с результирующим словом опроса в схеме 13 сравнения. Может случиться, что адрес нужной ячейки соответствует массиву адресов блока 2 памяти, отсутствующего в текущей конфигурации устройства, т.е. этот адрес выходит за пределы массива доступных адресов всех рабочих блоков 2. В этом случае схема 13 формирует специальный сигнал, по которому командный блок 10 запускает специальную процедуру обработки особого случая,вызванного неверной адресацией памяти.

Эта процедура заключается в занесении в регистр 27 адреса микрокоманды начального адреса микропрограммы, обрабатывающей особый случай, выполнении указанной микропрограммы и выходе в программное прерывание.

Блок 2 памяти участвует в модификации слова опроса только в том случае, если он находится в рабочем состоянии. Нерабочее состояние произвольного блока 2 может быть выз- вано неверным функционированием блока 2, приводящим к срабатыванию узла 6 контроля, или тем, что блок находится в автономном режиме работы, заданном переключателем 20 узла 4 (фиг.2), или отключен от устройства сигналом отсоединения, поступившим от переключателей конфигурации, расположенных в блоке 16.

Любая из этих причин вызывает срабатывание элемента 5 ИЛИ, сигнал с выхода которого настраивает коммутатор 7 на прямую передачу входного слова опроса без изменения в сумматоре 8 со входа на выход опроса данного блока 2 °

Реакция на отключение от блока 2 электропитания и на физическое отсоединение блока 2 от устройства не является существенной в предлагаемом устройстве, однако и в этих случаях сохраняются как общий подход к понятию нерабочего состояния блока 2 памяти, так и единая трактовка устройством этого состояния ° Обеспечить нужную реакцию на одну из двух или на обе эти причины позволяет выбор конкретного варианта реализации коммутатора °, Например, помимо электронных компонентов коммутатор 7 может содержать электромеханические и/или механические компоненты.Как вариант реализации можно рассматривать использование электромагнитных реле с нормально замкнутыми контактами,шунтирующих внутриблочную цепочку опроса при отключении электропитания блока 2. Нужная реакция на физическое отключение блока 2 обеспечивается специальной конструкцией блочных разъемов и кабеля цепочки опроса уст849222 ройства.Разъемы могут быть снабжены контакторами, замыкающими соответствующие входы и выходы опроса какоголибо блока 2 при отсоединении разъемов этого блока.

Таким образоМ, слово опроса, проходя через рабочий блок 2, модифицируется сумматором 8, тогда как неработоспособным блоком 2 оно транслируется без изменения. B устройстве, содержащем М блоков 2, путем подачи сигналов отключения по вы.ходам 15 или путем перевода определенных блоков 2 в автономный режим в исходном состоянии может быть задана произвольная конфигурация памяти.

Использование изобретения позволяет: а) комплектовать конфигурацию 45 блоков памяти из любого количества блоков при любом соотношении и размещении в данной конфигурации рабочих и резервных (отключенных, неработоспособных или т.п.) блоков памяти; б) получать в удобной .форме оперативную информацию о текущей рабочей конфигурации блоков памяти, которая непосредственно может исполь-. зоваться процессорными модулями при обращении к памяти; в) выполнять реконфигурацию подключенного к устройству комплекта блоков памяти по сигналу неисправности блока, вырабатЫваемому самим 60 блоком памяти, по сигналу переключения блока памяти, в автономный режим или по внешнему управляющему сигналу реконфигурации (например, c,ïóëüòà управления устройства). 65

При выходе из строя одного из рабочих блоков 2 или при необходиМосТН отключить этот блок OT устройства элемент 5 ИЛИ по сигналу íà 20 одном из его входов настраивает коммутатор 7 на логическое отключение (шунтирование цепочкй опроса) данного блока 2 от устройства.

Для нормальной работы с памятью при отключении какого-либо из блоков2 памяти необходимо сохранить непрерывную последовательность адресуемых ячеек. Поэтому в каждом блоке 2 предусмотрена входная схема 9 сравнения, позволяющая определить, содержится ли в данном блоке адресуемая ячейка.

В простейшем варианте реализации устройства во входной схеме 9 сравнивается группа старших разрядов адреса ячейки (номер адресуемого блока 2) и текущий номер блока 2, определяемый входным словом опроса этого блока. Таким образом, входное слово опроса рабочего блока 2 фактически определяет адрес само@ первой 40 ячейки этого блока.

При этом вводимое оборудование отличается простотой, регулярностью и повторяемостью.

Формула изобретения

Устройство для обработки данных, содержащее М процессоров, М блоков памяти и блок переключателей, причем каждый процессор состоит из арифметического блока, регистра адреса и .командного блока, а блок памяти состоит из накопителя, узла управления и узла контроля, причем выходы регистров адреса каждого процессора соединены с первыми входами узлов управления, первые выходы которых подключены соответственно к адресным входам накопителей одноименных блоков памяти, информационные входы которых подключены к первым входам арифметических блоков, выход командного блока каждого процессора соединен с первыми входами арифметического блока и регистра адреса того же процессора, а первый вход — с вторым выходом арифметического блока, третий выход которого подключен к второму входу регистра адреса того же процессора, информационный выход накопителя i-ro блока памяти (i=1,Ì) соединен с входом узла контроля и третьим входом арифметического блока

i ro процессора, о т л и ч а ю щ е е с я тем, что, с целью упрощения устройства и сокращения-аппаратурных затрат, в каждый процессор введена схема сравнения, а в каждый блок памяти — коммутатор, сумматор, входная схема сравнения и элемент ИЛИ, причем первый вход и выход схемы сравнения каждого процессора соединены соответственно с выходом регистра адреса и вторым входом командного блока того же самого процессора, а вто.рые входы схемы сравнения всех процессоров подключены к. выходу комму татора М-го блока памяти, первый вход коммутатора i-ro блока памяти соединен с выходом сумматора того же блока памяти, первым входом соединенного с вторым выходом узла управления того же блока памяти, первый и второй входы которого подключены соответственно к первому входу и выходу входной схемы сравнения, а третий выход — к первому входу элемента ИЛИ того же блока памяти, вторые входы входной схемы сравнения, сумматора и коммутатора i-го блока памяти соединены с выходом коммутатора (i-1)-го блока памяти, а вторые входы входной схемы сравнения, сумматора и коммутатора первого блока памяти соединены с входом опроса устройства, третий вход коммутатора

i-го блока памяти соединен с выходом элемента ИЛИ того же блока памяти, 849222

10 вторым и третьим входами соединенного соответственно с выходом узла контроля того же блока памяти и i-ым выходом блока переключателей.

Источники информации, принятые во внимание при экспертизе

1. Патент США Р 378787б, кл. 340-172,5, опублик.1974.

2. Патент CD)A Р 3737870, кл. 340-172. 5, опублик. 1973.

849222 фиг. Г

Фиг.5

Составитель В.Вертлиб

Редактор Г.Кацалап Техред М.Голинка Корректор М. Шароши

Заказ 6095/64 Тираж 745 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Филиал ППП Патент, r.Óæroðoä, ул.Проектн,:1i, 4