Аналого-цифровой интегратор
Союз Советских
Социалистических
Республик
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ („)849236 (61) Дополнительное к авт. свид-ву (1 Ц (3 (22) Заявлено 11,11.79 (21) 2842576/18-24 с присоединением заявки ¹
G 06,G 7/186
Государственный комитет
СССР по делам изобретений и открытий (23) Приоритет
Опубликовано 230781. Бюллетень № 27 (5З) УДК 681. 335 (088.8) Дата опубликования описания 230781 (72) Авторы изобретения
Я.И.Капицкий и М.Д.Никитчук
Винницкий политехнический институт (71) Заявитель (54) АНАЛОГО-ЦИФРОВОЙ НТЕГРАТОР
Изобретение относится к гибридной вычислительной технике и может найти применение при построении гибридных вычислительных устройств, информационно-измерительных и вычислительных систем и комплексов.
Известно устройство для интегрирования, содержащее последовательно соединенные аналоговый интегратор, компаратор, реверсивный счетчик, цифро-аналоговый преобразователь, выход которого подключен к первому входу сумматора, источник задания начальных условий и источник управ- ляющего сигнала, блок управления, один вход которого соединен с выходом сумматора, а другой — с источниКом управляющего сигнала, дополнительный аналоговый интегратор и ключи, причем выход сумматора соединен через первый ключ с входом аналогового интегратора и через второй с входом дополнительного аналогового интегратора, выход которого соединен с вторым входом сумматора, третий вход сумматора через третий ключ соединен с источником задания начальных условий, источник управляющего сигнала соединен с управляющим входом третьего ключа и входом установки счетчика в нулевое положение, а выходы блока управления соединены с управляющими .входами первого и второго ключей и управляющим входом аналогового. интегратора (1).Наиболее близким по технической .сущности к изобретению является ин-
10 тегратор напряжения, содержащий последовательно соединенные интегрирующий усилитель и сравнивающее устройство, ключи, через первый ключ вход интегрирующего усилителя соединен с входом устройства, а через второй и третий ключи — с источниками эталонных напряжений, схемы совпадения, схему измерения времени, триггер управления, единичный выход которого подключен к управляющему вхоцу первого ключа, вход первой схемы совпадения соединен непосредственно с выходом сравнивающего устройства и выходом схемы измерения врейеейй, а вход второй схемы совпадения через интегратор и разрешающие входы схем совпадения подключен к нулевому выходу триггера, а выходы — к управляющим входам второго и третьего ключей, вход схемы измерения времени подсое.—
M динен к входу триггера управления (2).
849236
Недостатками известных интеграторов являются значительная погрешность интегрирования, связанная с несовпадением конца интервала интегрирования с концом физического процесса,.а также ограниченные функциональные возможности.
Цель изобретения — повышение точности интегрирования и расширение функциональных возможностей за счет автоматического определения знака интеграла.
Поставленная цель достигается тем, что интегратор, содержащий интегрирующий усилитель, вход которого через первый ключ соединен с входом аналого-цифрового интегратора, через второй и третий ключи — c источниками эталонных напряжений и через четвертый ключ подключен к выходу интегрирующего усилителя, соединенному с первым входом первого сравниваю- 20 щего устройства, второй вход которого с шиной нулевого потенциала, а .выход — с первым входом триггера управления, первый и второй элементы
И, первые входы которых соединены с выходами триггера управления, а выходы подключены к управляющим входам второго и третьего ключей, содержит триггер знака, формирователи заданно- го и действительного времени интегрирования, реверсивный счетчик,третий и четвертый элементы И и второе сравнивающее устройство, входы которого подключены соответственно к источнику опорного напряжения и выходу интегрирующего усилителя, а выход соединен с вторым входом триггера управления, выходы которого соединены соответственно с первыми входами третьего и четвертого элементов И, вторые входы всех элементов И и 40 управляющий вход четвертого ключа подключены к первому выходу формирователя действительного времени интегрирования, первый вход которого соединен с единичным выходом тригге- 4 ра управления, второй вхоД вЂ” с первым выходом формирователя заданного времени интегрирования, второй выход которого подключен к управляющему входу пеРвого ключа, а тРетий выход соединен с тактовыми входами триггера управления, триггера знака и третьими входами третьего и четвертого элементов И, установочные входы триггеров управления и знака ре-. версивного счетчика и формирователей действительного и заданного времени интегрирования соединены с установочным входом аналого-цифрового интегратора, управляющие входы которого подключены к вторЫм входам форми- 4Q рователя заданного времени интегрирования, входы реверсивного счетчика подключены к выходам третьего и четвертого элементов И,первый и второй выход — к входам состояния триггера 65 знака, выход которого является знаковым выходом, а другие выходы реверсивного счетчика — информационными выходами аналого-цифрового интегратора, Кроме того, формирователь действительного времени интегрирования содержит элемент задержки, формирователь импульсов, элемент И, элемент
ИЛИ и триггер, вход установки в нуль которого через последовательно соединенные элемент ИЛИ, элемент И и формирователь импульсов соединен с первым входом формирователя действительного времени интегрирования, второй вход элемента И является вторым входом формирователя действительного времени интегрирования, вход элемента задержки соединен с вторым входом элемента ИЛИ и является третьим входом формирователя действительного времени интегрирования, выход элемента задержки соединен с входом установки в единицу триггера, единичный выход которого является выходом формирователя действительного времени интегрирования.
На фиг.1 показана функциональная схема аналого-цифрового интегратора; на фиг.2 — схема формирователя действительного времени интегрирования; на фиг.3 — временные диаграммы.
Аналого-цифровой интегратор содержит интегрирующий усилитель 1, последовательно соединенный с инвертирующим входом первого 2 и неинвертирующим входом второго 3 сравнивающих устройств; ключи 4-7; через первый ключ 4 вход интегрирующего усилителя 1 соединен с входом 8 устройства, через второй 5 и третий 6 соответственно — с источниками 9 и 10 эталонных напряжений, а через четвертый ключ 7 выход интегрирующего усилителя соединен с входом; триггер 11 управления; четыре элемента 12-15 И выходы элементов 12 и 13 И подключены соответственно к управляющим вхо дам второго 5 и третьего 6 ключей, а выходы элементов 14 и 15 И вЂ” к суммирующему и вычитающему входам реверсивного счетчика 16; триггер 17 знака; формирователи заданного 18 и действительного 19 времени интегрирования.
Инвертирующий вход второго сравнивающего устройства 3 соединен с входной шиной 20 интегратора, а выход — с одним из входов триггера управления .11, второй вход которого подключен к выходу первого сравнивающего устройства 2. Единичный выход триггера 11 управления соединен с первыми входами первого 12 и четвертого 15 элементов И и формирователя
19 действительного времени интегрирования, а нулевой — с первыми входами второго .13 и третьего )4 элемен849236
25 та И. Вторые входы элементов 12-15 И подключены к выходу формирователя 19.
Первый выход формирователя 18 подсоединен к управляющему входу первого ключа 4, второй выход соединен с тактовыми входами триггеров
11 и 17 и третьйми входами элементов 14 и 15 И, третий выход — с вто рым входом формирователя 19, один из входов — с третьим входом формирователя 19, входной шиной 21 аналого-цифрового интегратора, входом установки в нуль. реверсивного счетчика 16 и триггера 11 и входом установки в единицу триггера 17, осталь-. ные входы — с управляющими шинами
22 аналого-цифрового интегратора; 15
Суммирующий и вычитающий входы реверсивного счетчика 16 подключены к выходам элементов 14 и 15 И, выходык выходным шинам 23 аналого-цифрового интегратора, а выходы переполне- 2() ния и обнуления — соответственно к первому и второму входам триггера
17, единичный выход которого соединен с знаковым выходом 24 аналого-цифрового интегратора.
Формирователь действительного времени интегрирования (фиг.2) содержит элемент 25 задержки, формирователь 26 импульса, элемент 27 И, элемент 28 ИЛИ и триггер 29. Вход установки в нуль триггера 29 через последовательно соединенные элемент
28 ИЛИ и элемент 27 И и формирователь 26 импульсов соединен с первым входом формирователя 19. Второй. вход элемента 27 И является вторым входом формирователя 19. Вход элемента 25 соединен с вторым входом элемента
28 ИЛИ и является третьим входом формирователя 19. Выход элемента 25 соединен с входом установки в едини- 4О цу триггера 29, единичный выход которого является выходом формирователя 19, Интегратор работает следующим образом. 45
В исходном состоянии импульс П„, подаваемый на установочный вход 21 аналого-цифрового интегратора, устанавливает триггер 17 в состояние 1, а все остальные триггеры в 5О состояние llpl Ключи 4-6 разомкну.ты, ключ 7 замкнут. Конденсатор интегрирующего усилителя 1 за время, равное длительности импульса П1, должен разрядиться. После окончания импульса П1 начинается процесс интегрирования. На управляющие входы ключей 4 и 6 подается разрешающий сигнал соответственно с первого выхода формирователя 18 и второго элемента 13 И. Ключи 4 и б замыка- 6() ются,, ключ 7 размыкается. Интегратор интегрирует напряжение U ïîäàваемое на вход 8 устройства и напряжение -U0, поступающее с источника 10 эталонного напряжения. Если 65 напряжение U на выходе интегрирующего усилителя 1, больше напряжения
U„, подаваемого на инвертирующий вход 20 второго сравнивающего устройства сигнал с выхода сравнивающего устройства 3 устанавливает триггер 11 управления в состояние 1 . В результате, ключ б размыкается, а ключ 5 замыкается. В этом случае на интегратор подается напряжение U,c входа 8 устройства и напряжение +1), поступающее с источника 9.
Если напряжение U> на выходе интегрирующего усилителя 1 отрицательное, то сигнал с выхода первого сравнивающего устройства 2 устанавливает триггер 11 в состояние 1, и таким образом первоначально интегрируется напряжение (U -U ), а затем— (Up+Up ) . Так как Бя (1)2 =0 (фиг.За), 1 л х
i „(t)dt +- J i (t)dt=0,.
О с >ax л где i„ и i, — входные токи интегратора соответственно на первом (О, t ) и втором (t,,t ) интервалах интегрирования.
Если предположить, что t„ =ht, а (фиг За), после известных преобразований получают с
v„(t) dt=v, (д „- t, ) .
О
Если за заданное время интегрирования То выполняется и полных тактов интегрирования, то то
f U„(t)dt=U, X. ( Тс, UÄ(Z ). Эта погрешность может быть устранена, если после заданного интервала То продолжить процесс интегрирования при отключенном входе 8 устройства до момента, когда напряжение U на выходе интегратора становится равным нулю. С этой целью вводится дополнительное время интегрирования с тем, чтобы закончить последний такт интегрирования (в момент времени Ти ). Таким образом, интегральное значение . 3 U„(t) dt определяется в момент времени Т„, т.е. несколько О позже заданного времени интегрирования Т<р я о 1U„(t)dt=v, г (, „. — м2;) ° ) v„(t)а, 0 Х =1 <2n где 2„ — конец .последнего (п-го) целого такта. 1(5+1) то ти (v„Up ) S (v„+up ) 5 о 0 ° ъ t$(l м 4) о Отсюда уи„() а ;ц,((t„(„„) — 1,„) -(т9-, „„„1 kn -.Т, ) ) =Us (, „(„+,) -k(n+i) (д„) И Если обозначить -Ь „+й н,и) Ф 5 (ч) i то 14 1"=По (" () р()) tRn Окончательно Ь tQ 1)х () о - (Ltk +tg4 > ° о ю=4 Реверсивный счетчик 16 считает импульсы в течение действительного времени интегрирования Ти. В течение времени Тн, если на вход интегратора подается напряжение с источника.10 эталонного напряжения, реверсивный счетчик 16 работает в режиме суммирования,а если « с источника 9,счетчик 16 работает в режиме вычитания. После окончания времени, Т в счетчике 16 зафиксируется код .I U„ dt. При переполнении счетчика 16 в режиме вычитания (т.е ° он переходит через нулевое состояние) импульс заема (менее О) перебрасывает триггер 17 в состояние 0, что соответствует отрицательному значению Е Пх dt. В дальнейшем сам счетчик 16, работая в режиме суммирования, переходит через нулевое состояние, знак интеграла изменяется на противоположный и т.п. В предлагаемом аналого-цифровом интеграторе исключается погрешность интегрирования, связанная с несовпа35 дением конца интервала интегрирования с концом физического процесса, а также расширены функциональные возможности интегратора за счет автомати.еского определения знака интеграла. 40 Формула изобретения за счет автоматического определения знака интеграла, он содержит триггер знака, формирователи заданного и действительного времени интегрирования, реверсивный счетчик, третий и четвертый элементы И и второе сравнивающее устройство, входы которого подключены соответственно к источнику опорного напряжения и выходу интегрирующего усилителя, а выход соединен с вторым входом триггера управпения, выходы которого соединены соответственно с первыми входами третьего и четвертого элементов И, вторые входы всех элементов И и управляю-. щий вход четвертого ключа подключены к первому выходу формирователя действительного времени интегрирования, первый вход которого соединен с единичным выходом триггера управления, второй вход — с первым выходом формирователя заданного времени интегрирования, второй выход которого подключен к управляющему входу первого ключа, а третий выход соединен с тактовыми входами триггера. управления, триггера знака и третьими входами третьего и четвертого элементов И, установочные входы триггеров управления и знака реверсивного счетчика и формирователей действительного и заданного времени интегрирования соединены с установочным входом аналого-цифрового интегратора, управляющие входы которого подключены к вторым входам формирователя заданного времени интегрирования, входы реверсивного счет-. чика подключены к выходам третьего и четвертого элементов И, первый и второй выХод — к входам состояния триггера знака, выход которого является знаковым выходом, а другие выходы реверсивного счетчика — информационными выходами аналого-; цифрового интегратора. 1. Аналого-цифровой интегратор, содержащий интегрирующий усилитель, вход которо,о через первый ключ соединен с входом аналого-цифрового интегратора., через второй и третий,О ключи - с источниками эталонных напряжений и через четвертый ключ подключен к выходу интегрирующего усилителя, соединенному с первым входом первого сравнивающего устройства, второй вход которого соединен с шиной нулевого потенциала, а выход — . с первым входом триггера уцравления, первый и второй элементы И, первые входы которых соединены с выходами триггера управления, а выходы под- Щ ключени к управляющим входам второго и .третьего ключей, о т л и ч а ю— шийся тем,.что, с целью-повышения точности интегрирования и расширения функциональних возможностей д 2. Интегратор по п.1, о т л и— ч а ю шийся тем, что формирователь действительного времени интегрирования содержит элемент задержки, формирователь импульсов, элемент И, элемент ИЛИ и триггер, вход установки в нуль которого через последовательно соединенные элемент ИЛИ, элемент И и формирователь импульсов соединен с первым входом формирователя действительного времени интегрирования, второй вход элемента И является вторым входом формирователя действительного времени интегрирования, вход элемента задержки соединен с вторым входом элемента ИЛИ и является третьим вхо дом формирователя действительного времени интегрирования, выход элемента задержки соединен с входом установки в единицу триггера, единичный выход которого является выхо849236 Л 21 Фиг. ям Фиа 3 Составитель С.Белан Редактор Г.Кацалап Техред M.Голинка Корректор М Шароши Заказ 6095/64 Тираж 745 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д.4/5 Филиал ППП Патент, r.Óæãoðîä, ул.Проектная, 4 дом формирователя дейс=вительного времени интегрирования. Источники информации, принятые во внимание при экспертизе 1. Авторское свидетельство СССР Р 596966, кл. G 06 G 7/18, 1977. 2. Авторское свидетельство СССР Р 467361, кл. С 06 G 7/18, 1975 (прототип).
