Устройство для обмена данными

 

Союз Советскик

Социалистических

Рвснубаик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИ ЕТЕЛЬСТВУ («)857968 (61) Дополнительное к авт. сеид-ву (22) Заявлено 051179 (21) 2858405/18-24 с присоединением заявим No (23) Приоритет

Опубликовано 230881. Бюллетень М 31

Дата опубликования описания 230881 (51}м. к.з

6 06 Г 3/04

Государствеииый комитет

СССР

Ао деяам изобретеиий и открытий (53) УДК 681. 325 (088. 8) (72) Авторы изобретения

И.A Баранов и В.Н. Кустов

Военный инженерный Краснознаменный институт им. А.Ф. Можайского (71) Заявитель (54) УСТРОИСТВО ДЛЯ ОБМЕНА ДАННЬМИ

Изобретение относится к вычислительной технике, в частности к устройствам для обмена данными и может быть использовано в многопроцессорных системах обработки данных.

Известно устройство для обмена данными, содержащее блок обмена, блок сдвигов, блок обработки запросов, блок управления, регистр настройки, триггер, схему сравнения, блок номера устройства, одиннадцать элементов И, три элемента ИЛИ (1 ).

Недостаток устройства состоит в том, что оно требует значительных затрат оборудования. 15

Наиболее близким к предлагаемому изобретению по технической сущности и достигаемому эффекту является устройство для обмена данными, содержащее коммутатор, три элемента И,счет- Ю чик, дешифратор, вентили, три триггера, элемент ИЛИ t2 ).

Недостаток устройства состоиf в том, что оно обладает низкой пропускной способностью.

Цель изобретения — повышение пропускной способности.

Поставленная цель достигаетсй тем, что в устройство для обмена данными, содержащее три триггера, дешифратор, 36 первый элемент ИЛИ, коммутатор, первый, второй информационные входы и первый, второй информационные выходм которого соединены соответственно с первым, вторым информационными входамн и с первым, вторым информационными выходами устройства, введены блок входной буферной памяти, блок выход" ной буферной памяти, блок контроЛя и второй элемент ИЛИ, причем установочные входы первого, второго, третьего триггеров и первый вход блока контроля соединены соответственно с входами "Прием", "Передача", "Направление" и "Неисправностью устройства, выходы триггеров соединены с входами дешифратора и с управляющими выходами устройства, первый и второй выходы дешифратора соединены с первыми входами соответственно первого и второго элементов ИЛИ,третий и четвертый выходы дешифратора соединены с вторыми входами соответственно первого и второго элементов ИЛИ, третьи входы которых соединены с выходом блока контроля, первый-четвертый выходы дешифратора соединены соответственно с первым-четвертым управляющими входами коммутатора, третьи вход и выход которого соединены соответст857968 ненно: первым выходом блока выходной буферной памяти и с входом блока входной буферной памяти, первый, второй выходы блока входной буферной памяти соединены соответственно с третьим информационнь1.1 выходом устроистна и с вторым входом блока контроля, третий вход которого и третий информационный вход устройства соединены соответственно с вторым выходом и входом блока выходной буферной памяти,а ныходы первого и второго элементов ИЛИ соединены соответственно с пят:м и шестым управляющими входами коммутатора.

Блок контроля содержит элемент

ИЛИ, три триггера, установочные входы которых соединены с первым-третьим входами блока контроля, а выходы триггеров через элемент ИЛИ соединены с выходом блока контроля.

При этом коммутатор содержит шесть узлов элементов И, причем управляющие входы первого-шестого узла элементов И соединены соответственно с парвьм-шестым управляющими входами коммутатора, первый информационный вход коммутатора соединен с кодовыми входами первого и пятого узлон элемента И, первый информационный выход коммутатора соединен с выходами четвертого и пятого узлов элементов И, второй информационный вход коммута— тора соединен с кодовыми нходами второго и шестого узлов элементов И,второй информационный выход устройства соединен с выходами третьего и шестого узлов элементов И, третий информационный вход коммутатора соединен с входами третьего и четвертого узлов элементов И, выходы первого и второго узлов элементов И соединены с третьим информационным выходом коммутатора.

На чертеже представлена структурная схема устройства.

Устройство содержит блок 1 контроля, процессор 2, управляющий нход

3, дешифратор 4, коммутатор 5, блок

6 входной буферной памяти, блок 7 выходной буферной памяти, элементы ИЛИ

8 и 9, арифметическо-логическое устройство 10, микропрограммное устройство 11 управления, память 12 микропрограмм, устройство 13 управления вводом-нынодом, триггеры 14-16 и

17-19, элемент ИЛИ 20, узлы 21-26 элементов И, информационные входы 27 и 28, информационные выходы 29-31, информационный вход 32, управляющий выход 33, управляющий вход 34, вход

35 блока входной буферной памяти, выход 36 блока выходной буферной памяти. .Блок контроля предназначен для приема сигналов неисправности процессора, буфера приема и буфера передачи, их запоминания и выдачи сигнала "Неисправность" через логические схемы ИЛИ н коммутатор.

Блок триггеров предназначен для приеМа поступающих из процессора сигналов " Прием", "Передача", "Налево", "Направо", их запоминания и выдачи в дешифратор и обратно в процессор по цепи обратной связи.

Дешифратор предназначен для выработки управляющих сигналов "Прием слева", "Прием справа", "Передача налево", "Передача направо" в соответствии с содержимьм триггера

17-:19.

Первый и второй элементы ИЛИ предназначены для формиронания упранляющих сигналов "Включение 1" и

"Включение 2" соответственно. Блок 6 входнои буферной памяти предназначен для накопления данных, поступающих с шин приема данных и последующей их передачи в процессор. Блок 7 ныходнои буферной памяти предназначен

Щ для накопления данных, поступающих из процессора и последующей их пере— дачи по шинам -передачи данных. Блоки

6 и 7 представляют собой запоминающие устройства, снабженные схемами контроля, выходы которых соединены с входами блока контроля. Емкость блоков 6 и 7 определяется величиной кнанта данных, необходимой для осуществления одного цикла обмена с процессором. В простейшем случае каждыи из блоков представляет собой регистр, и тогда схема контроля реализует операцию свертки по модулю дна содержимого регистра.

Коммутатор предназначен для коммутации цепей приема и передачи данных н различных режимах работы устройства.

Устройство работает следующим образом.

40 При нормальной работе устройства сигнал "Неисправность" на выходе блока 1 контроля отсутствует. Устройство может находиться в одном из следующих состояний, ретрансляция по обеим шинам, прием данных справа и ретрансляция слева направо, прием данных слева и ретрансляция сп1)ава налево, передача данных налево и ретрансляция слева направо, передача данных направо и © ретрансляция справа налено. В случае приема (передачи) данных процессор 2 вырабатынает два сигнала "Прием" (" Передача" ) и "Направо" или "Налево". Эти сигналы через триггеры 17-;19 поступают в дешифратор 4 и обратно в процессор 2. На выходе дешифратора 4 появляется один из сигналов:

"Прием слева", "Прием справа" ("Передача налево", "Передача направо").

Этот сигнал поступает на третий,четвертыи, пятый или шестой управляющие входы коммутатора 5, который соответствующим образом коммутирует левые и праны1 lllllnh llpHp 1n (1feр(1дачи) дан

lit .. 11 ll х ) : С) «о!<» Р <11 нГ)1в б x .ë< i11с и

857968 памяти 6 и выходу блока выходной буферной памяти 7. При возникновении неисправности в процессоре 2 или в блоках 6 и 7 буферной памяти на выходе блока 1 контроля появляется сигнал "Неисправность". Прием и передача данных процессором 2 прекращаются, триггеры 17-;19 устанавливаются в нулевое состояние, на выходе дешифратора 4 сигналы отсутствуют. Сигнал

"Неисправность", с выхода блока 1 контроля поступает через первый 8 и второй 9 элементы ИЛИ на первый и второй управляющие входы коммутатора 5. Последний отключает вход 35 и выход 36 от шин приема и передачи данных, коммутирует между собой левые и правые шины приема и передачи данных, включая устройство в режим ретрансляции.

Процессор 2 вырабатывает и выдает сигналы "Прием" и "Передача" в триг- Щ гер 17 и триггер 18 соответственно и сигнал "Направо" или "Налево" — в триггер 19. Единичное состояние триггера 17 (l8) соответствует режиму приема (передачи) данных. Единичное состояние триггера 19 соответствует приему или передаче данных по правым шинам, нулевое — по левым шинам приема и передачи данных. Все сигналы о состоянии триггеров поступают в устройство 13 управления вводом-выводом процессора 2 и на вход дешифратора 4. Дешифратор 4 формирует на одном из своих входов следующие сигналы: "Прием слева", "Прием справа", (" Передача налево", "Передача направо"). Эти сигналы поступают в коммутатор 5 на управляющие входы первого 21, второго 22, третьего 23 и четвертого 24 узлов элементов И соответственно, которые коммутируют 40 шины приема (передачи) данных к входу

35 блока 6 (выходу 36 блока 7).

Кроме этого, сигналы с выхода дешифратора 4 поступают на первый 8 и второй 9 элементы ИЛИ для формирования сигналов "Включение 1" и "Включение 2", элементы И коммутатора 5 для сохранения цепей передачи данных через устройство к другим процессорам в случае занятости своего процессора

2 приемом (передачей) данных. Все узлы коммутатора 5 построены на двухвходовых элементах И, управляющие входы которых подсоединены к выходам дешифратора 4 и первому 8 и второму

9 элементам ИЛИ, а информационные — зз к шинам приема и передачи данных и к входу (выходу) блока 6 (блока 7).

При возникновении неисправности в процессе 2, либо в блоке 6 или в блоке 7 в блок 1 контроля на входы триг- р геров неисправности процессора 15, буфера 14 приема или буфера 16 передачи поступает сигнал, устанавливающий их в единичное состояние. Этот сигнал через элемент ИЛИ 20 поступает на входы первого 8 и втор ro 9 элементов ИЛИ. Процессор 2 прекраша— ет прием (передачу) данных, триггеры

18, .17 и 19 сбрасываются в нулево» состояние.

На выходе дешифратора 4 сигналы отсутствуют ° Сигналы "Включение 1" и "Включение 2" с выходов первого

8 и второго 9 элементов ИЛИ поступают на управляющие входы пятого 25 и шестого 26 узла элементов И коммутатора 5 соответственно, вследствие чего левые и правые шины приема и передачи данных остаются замкнутыми.

Если на выходе дешифратора 4 также отсутствуют сигналы, то устройство оказывается отключенным от шин приема и передачи данных и работает в режиме ретрансляции по обеим шинам приема и передачи данных.

Таким образом, введенные в устройство функциональные блоки и их связи позволяют устранить влияние неисправного процессора на работу исправных процессоров посредством отключения неисправного процессора от шин приема и передачи данных и перевода устройства в режим ретрансляции по обеим шинам приема и передачи. Функциональные связи предлагаемого устройства позволяют совместить во времени обмен данными между двумя различными парами процессоров,.так как при занятости своего процессора приемом (передачей) данных одна из шин приема или передачи остается свободной, позволяя организовать обмен данными по этой шине между другой парой процессоров, вследствие чего пропускная способность устройства повышается.

Формула изобретения

1. Устройство для обмена данными, содержащее три триггера, дешифратор, первый элемент ИЛИ, коммутатор,первый, второй информационные входы и первый, второй информационные выходы которого соединены соответственно с первым, вторым информационными входами и с первым, вторым информационными выходами устройства„ о т л и ч а ю щ е е с я тем, что, с целью повышения пропускной способности,оно содержит блок входной буферной памяти, блок выходной буферной памяти, блок контроля и второй элемент ИЛИ, причем установочные входы первого, второго, третьего триггеров и первый вход блока. контроля соединены соответственно с входами "Прием", "Передача",."Направление" и "Неисправность" устройства, выходы триггеров соединены с входами дешифратора и с управляющими выходами устройства,первый и второй выходы дешифратора,соединены с первыми входами соответст857968 венно первого и второго элементов

ИЛИ, третий и четвертый выходы дешифратора соединены с вторыми входами соответственно первого и второго эле ментов ИЛИ,третьи входы которых соединены с выходом блока контроля,первый-четвертый выходы дешифратора соединены соответственно с первым-четвертым управляющими входами коммутатора, третьи вход и выход которого соединены соответственно с первым выходом блока выходной буферной памяти и с входом блока входной буферной памяти, первый, второй выходы блока входной буферной памяти соединены соответственно с третьим информационным выходом устройства и с вторым входом !5 блока контроля, третий вход которого и третий информационный вход устройства соединены соответственно с вторым выходом и входом блока выходной буферной памяти, а выходы первого 2О и второго элементов ИЛИ соединены сортветственно с пятым и шестым управляющими входами коммутатора.

2. Устройство по и. 1, о т л и ч а ю щ е е с я тем, что блок контроля содержит элемент ИЛИ, три триггера, установочные входы которых соединены с первым-третьим входами блока контроля, а выходы триггеров через элемент ИЛИ соединены с выходом блока контроля.

3. Устройство по и. 2, о т л и ч а ю щ е е с я тем, что коммутатор содержит шесть узлов И, причем управляющие входы первого-шестого узла элементов И соединены соответственно с первым-шестым управляющими входами коммутатора, первый информационный вход коммутатора соединен с кодовыми входами первого и пятого узлов элементов И, первый информационный выход коммутатора соединен с выходами четвертого и пятого узлов элементов И, второй информационный вход коммутатора соединен с кодовыми входами второго и шестого узлов элементов И, второй информационный выход устройства соединен с выходами третьего и шестого узлов элементов И, третий информационный вход коммутатора соединен с входами третьего и четвертого узлов элементов И, выходы первого и второго узлов элементов И соединены с третьим информационным выходом коммутатора.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

М 496565, кл. G 06 F 15/16, 1973.

2. Авторское свидетельство СССР

9 205377, кл. G F 15/16, 1966 (прототип).

857968 .Составитель Ф.Шагиахметов

Редактор П. Ортутаи ТехредМ; Рейвес Корректор В. Синицкая.

Заказ 7244/78 Тираж 745 Подписное

ВНИИ11И Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5 филиал 11ПП "Патент", г. Ужгород, Ул. Проектная, 4