Устройство для умножения

 

ОПИСАНИЕ

ИЗОБРЕТЕН ЙЯ

К АВТОРСКОМУ СВИЯИТИЛЬСТВУ

Союз Советскик

Социалистических республик (61) Дополнительное к авт. саид-ву(22) Заявлено 181079 (21)2830757/18-24 (51) М. КЛ.G F 7/49 с присоединением заявки HP(23) Приоритет

Государственный комитет

СССР по делам изобретений и открытий

Опубликовано 30,09,81 Бюллетень М 36

Дата опубликования описания 3009.81 (53) УДК 681. 3 (088. 8) (72) Авторы изобретения

А.В.Каляев, В,Ф.Гузик, Г.А.Сулин, О.R.Ñòàíè

В.М.Тарануха, С.M.Ãoëoâêo, Л.И.Виневская и евский, .А.Rhhh9pip:..., Таганрогский радиотехнический институт им. В.Д.Калмыкова (71) Заявитель (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ

Изобретение относится к области вычислительной технике, в частности к арифметическим устройствам последовательно-параллельного действия.

Известно устройство умножения двоичных чисел, представленных последовательным кодом, содержащее сумматор, регистры множимого и множителя, элементы И, первые входы которых соединены с управляющей шиной устройства, вторые входы первого и второго элемента И соединены с информационными шинами, а выходы — с и-ым разрядом сумматора. Выход первого элемента И соединен с (n-1)-ым разрядом регистра множителя, выход третьего элемента И соединен со входом

1-ro разряда регистра множимого (1) .

К недостаткам этого устройства следует отнести малый диапазон изменения чисел и дополнительные затраты оборудования, так как разрядная сетка сумматора имеет 2п разрядов.

Известно также устройство для умножения двоичных чисел, содержащее регистры сомножителей, множительный блок, блоки приема сомножителей, блоки записи и блок управления (2).

Недостатками указанного устройства являются малый диапазон представления чисел, увеличение аппаратурных затрат за счет введения дополнительных блоков записи, приема информации, .блока управления и блоков выборки информации.

Наиболее близким к предлагаемому является устройство для умножения, содержащее регистры множимсго и множителя, комбинационный сумматор частичных произведений, регистр частичных произведений, преобразователь позиционного кода в знакоразрядный и схемы подключения учетверенного множимого f,3).

15 K недостаткам известного устройства следует отнести малый диапазон изменения чисел, дополнительные затраты оборудования за счет удлинения на и разрядов сумматора частичных про20 изведений.

Цель изобретения — увеличение диапазона представления чисел и сокращения объема оборудования.

Поставленная цель достигается тем, 25 что устройство для умножения, содержащее комбинационный сумматор частичных произведений, регистры множимого и множителя, преобразователь позиционного кода в знакоразрядный, причем

30 выходы регистра множимого соединены

868751 соответственно со входами первой группы комбинационного сумматора частичных произведений, содержит регистр порядков множимого, триггер управления, элементы задержки, сумматор по модулю два, элементы И-ИЛИ, элементы

И, ИЛИ, блок элементов ИЛИ, причем выходы регистра порядка множимого соединены соответственно со входами первой группы блока элементов ИЛИ, выходы которого соединены со входами регистра частичных произведений, выходы которого соединены со сдвигом на один разряд в сторону старших разрядов со входами второй группы комбинационного сумматора частичных произведений, выходы четырех старших разрядов которого соединены со входами преобразователя позиционного кода в знакоразрядный,. первый выход которого соединен со входом первого элемента задержки„ а второй выход — co 20 входом второго элемента задержки, первый и второй выходы преобразователя позиционного кода в знакоразрядный соединены с первым и вторым входами первого элемента ИЛИ соответстве- yg нно, выход которого соединен с первым входом сумматора по модулю два и первым входом первого элемента И, второй вход которого соединен с выходом второго элемента ИЛИ, входы которого соединены с выходами элементов задержки соответственно, второй вход сумматора по модулю два соединен с выходом второго старшего разряда комбинационного . сумматора частичных произведений, первые входы первых групп первого и второго элементов И-ИЛИ соединены соответственно с первым и вторым выходами преобразователя позиционного кода в знакоразрядный, первый вход второй группы первого элемента И-ИЛИ соеди- 40 нен с выходом первого элемента задержки, первый вход второй группы второго элемента И-ИЛИ соединен с выходом второго элемента задержки, выход триггера управления соедннен со вторыми входами первых и вторых групп первого и второго элементов И-ИЛИ, вторые входы вторых групп первого и второго элементов И-ИЛИ являются инверсными, вход третьей группы второго 50 элемента И-ИЛИ соединен с выходом второго элемента И, выходы первого и второго элементов И-ИЛИ соединены с выходами выдачи знакоразрядных кодов результата устройства соответственно, селективные входы комбинационного сумматора частичных произведе-. ний соединены со входами третьего элемента И соответственно, выход которого соединен с первым входом третьего элемента ИЛИ, второй вход кото- 60 рого соединен со входом сигнала выделения порядка множителя устройства, вход регистра множимого устройства соединен со входом ввода мантиссы .множимого устройства, нулевой вход i 65 триггера управления и установочный вход регистра астичных произведений соединены со входом сигнала сброса устройства, вход регистра порядков множимого соединен со входом ввода порядка множимого устройства, выходы разрядов комбинационного сумматора частичных произведений, начиная с третьего старшего, соединены со входами второй группы блока элементов

ИЛИ, начиная со второго, первый вход фторой группы входов блока элементов

ИЛИ соединен с выходом сумматора по модулю два.

Кроме того, преобразователь позиционного кода в знакоразрядный содержит четыре элемента И и два элемента

ИЛИ, причем первые входы первого, второго, третьего и четвертого элементов И соединены с первым входом преобразователя, вторые входы первого и третьего элементов И соединены со вторым входом преобразователя, вторые входы второго и четвертого элементов И соединены с третьим входом.преобразователя, третий вход четвертого элемента И соединен с четвертым входом преобразователя, выходы первого, второго, третьего и четвертого элементов И соединены со входами сооответственно первого и второго элементов ИЛИ, выходы которых подключены соответственно к первому и второму выходам преобразователя, На чертеже приведена блок -схема предлагаемого устройства.

Устройство содержит селективные входы 1 и 2, на которые, поступают знакоразрядные коды (положительные и отрицательные); элементы 3-8, элементы ИЛИ 9-14, преобразоватепь 15 позиционного кода в знакоразрядный, вход 16 поступления сигнала нормализации мантиссы произведения, сумматор 17 по модулю два, комбинационный сумматор 18 частичных произведений, регистр 19 множимого, вход 20 поступления сигнала сброса в нуль, триггер 21 управления, .элементы 22 и 23 задержки, элементы И-ИЛИ 24 и

25, регистр 26 порядка множимого, блок 27 элементов ИЛИ, регистр 28 частичных произведений, вход 29 сигнала выдачи порядка множимого, информационные входы 30 и 31 ввода мантиссы и порядка сооответственно, информационные. выходы 32 и 33 выдачи знакоразрядных кодов результата и вход

34 сигнала выделения порядка множителя.

При этом выходы регистра 26 соединены через блок 27 элементов ИЛИ со входами регистра ?8. Выходы регистра

?8 соединены со смешением на один разряд в сторону старших разрядов со входами сумматора 18. Выходы, четыре старших разряда и сумма-î. ð ..18 соединены со входами преобразователя 15.

868751.выходы которого соединены со входами элементов 22 и 23 задержки и через элемент ИЛИ 11 — с одними входами Сумматора 17 по модулю два и элементом И 7, второй вход которого соединен через элемент ИЛИ 12 с выходами элементов 22 и 23 задержки. Второй вход сумматора 17 по модулю два соединен со вторым выходом комбинационного сумматора 18. Входы элемен-. тов И-ИЛИ 24 и 25 соединены с выходами преобразователя 15, элементов

22 и 23 задержки, элемента И 7 и единичным выходом триггера 21.

Устройство работает следующим образом.

Предварительно сбрасывается в нуль (по входу 20) регистр 28 и триггер

21 управления. Записывается порядок множимого (по входу 29) в регистр

26 сигналом, поступающим на вход 31, мантисса множимого (по входу 35) в регистр 19 сигналом, поступающим на вход 30. Суммирование порядков осуществляется по сигналу выделения .порядков, поступающему на вход 34, следующим образом.

Предварительно порядок множимого перезаписывается из регистра 26 в старшие разряды регистра 28. На селективные входы сумматора 18 поступает старшими разрядами вперед порядок множителя в виде знакоразрядных кодов. В зависимости от знаковых разрядов порядка множителя (операндаа ) сумматор 18 настраивается на суммирование (вычитание) единичного разряда, поступающего с выхода элемента

И 8, с полноразрядным кодом порядка множимого (операнда Ь ), поступающего на входы сумматора 18 с выхода ре" гистра 28. При этом с приходом каждого последующего разряда(начиная со старшего разряда операнда d ) промежуточная сумма порядков поступает с выхода регистра 28 на вход сумматора 18 со сдвигом на один разряд в сторону старших разрядов. Из сумматора 18 информация подается в преобразователь 15 кода, где она преобразуется из позиционного кода в знакоразрядный и выдается на выходы

32„ и 331 в виде 10, 111.

В преобразователе 15 анализируются четыре (три знаковых и один старший, значащий) разряда промежуточной суммы 4 .На основании анализа этих разрядов преобразователь 15 выдает коды (О, +1) . При этом код (+1) выдается на выход, когда вычислительная сумма 5 3+3,, а код (-1), когда вычисленная сумма (-3. При выдаче кода (+1) вырабатывается сумматором

17 по модулю два сигнал, коррекция знака Зн2 промежуточной суммы с (+) на (-) и, наоборот, при выдаче кода (- 1) вырабатывается сигнал коррекции знака Зн2 с (-) на (+), причем сигнал коррекции знака вырабатывается только тогда, когда сумма по модулю два меньше четырех. Во всех последующих тактах суммирование порядков выполняется аналогично первому такту.

Умножение мантисс осуществляется в следующей последовательности.

Анализируется старшая цифра множителя, поступающего на входы 1 и 2 °

Если старшая цифра множителя-1, то в сумматоре 18 суммируется множимое с содержимым регистра 28, если стар10 шая цифра .множителя-1, то множимое с содержимым регистра 28 вычитается.

При умножении на второй разряд множителя производится перезапись информании с регистра 28 в сумматоре 18

15 со сдвигом влево на один разряд. 3атем анализируется значение второго разряда множителя и о"уществляется суммирование (вычитание) множимого с полученной в первом такте суммой аналогично выше укаэанному. Таким образом, в каждом такте множимое передается в сумматор, если значение

i разряда множителя = +1, либо не передается, если значение i разряда

25 множителя = О, и сумма сдвигается на один разряд влево. Из сумматора информация подается в преобразователь 15, где преобразуется из позиционного кода в знакоразрядный аналогично выше указанному, причем информация выдается через элементы 22„ и 23 задержки на выходы 32, и 33 1 в виде разряда произведения = (О,+1) если вычисленная мантисса нормализованная.

З5 Нормализация вычисленной мантиссы осуществляется в первом такте по сигналу, поступающему на вход 16. При этом, если нулевой разряд произведения = О и первый разряд произведения

4p = О, то элементом И 7 выдается отрицательное приращение порядка (аП ==1), которое поступает на выход

33 через элемент И-ИЛИ 25. По этому приращению переключается триггер 2.1 в единичное состояние и потенциалом открываются соответствующие схемы И элементов И-ИЛИ 24 и 25„ При этом выключаются элементы 22 и 23 задержки, что равносильно умножению вычисленной мантиссы на два.

Предлагаемое устройство по сравнению с известными позволяет увеличить диапазон изменения чисел, нап- . ример, при шестиразрядном порядке. числа могут изменяться в диапазоне

55 от 2 до 264, а также сократить расход оборудования за счет уменьшения íà и разрядов сумматора и регистра частичных произведений и за счет того, что операции как над о порядками, так и над мантиссами выполняются на одном и том же сумматорЕ..

Формула изобретения

1. Устройство для умножения, со65 держащее комбинационный сумматор

-868751

8 частичных произведений, регистры множимого и множителя,, преобразователь позиционного кода в знакоразрядный, причем выходы регистра множимого соединены соответственно со входами первой группы комбинационного сумма тора частичных произведений, о т л и ч а ю щ е е с я тем, что, с целью увеличения диапазона представления чисел и сокращения объема оборудования, оно содержит регистр порядков множимого, триггер управления, элементы задержки, сумматор по модулю два, элементы И-ИЛИ, элементы И, ИЛИ, блок элементов ИЛИ, причем выходы регистра порядка множимого соединены соответственно со входами первой группы блока элементов ИЛИ, выходы которого соединены со входами регистра частичных произведений, выходы которого соединены со сдвигом на зл один разряд в сторону старших= pазрядов со входами второй группы комбина. ционного сумматора частичных произве- . дений,выходы четырех старших разрядов которого соединены со входами преобразователя позиционного кода в знакоразрядный, первый выход которого соединен со входом первого элемента задержки, а второй выход — co входом второго элемента задержки, первый и второй выходы преобразователя позиционного кода в знакоразрядный соединены с первым н вторым входами первого элемента ИЛИ соответственно, выход которого соединен с первым входом сумматора по модулю два и первым входом первого элемента И, второй вход которого соединен с выходом второго элемента ИЛИ, входы которого соединены с выходами элементов задержки соответственно, второй вход сумматорапо модулю два соединен с выходом 40 второго старшего разряда комбинационного сумматора частичных произведений, первые входы первых групп первого и второго элементов И-ИЛИ соединены соответственно с первым и вто- 4 рым выходами преобразователя позиционного кода в знакоразрядный, первый вход второй группы первого элемента

И-ИЛИ соединен с выходом первого элемента задержки, первый вход второй группы второго элемента И-ИЛИ соединен с выходом второго элемента задержки, выход триггера управления соединен со вторыми входами первых и вторых групп первого и второго элементов И-ИЛИ, вторые входы вторых групп первого и второго элементов

И-ИЛИ являются инверсными, вход третьей группы второго элемента И-ИЛИ соединен с выходом второго элемента

И, выходы первого и второго элементов И-ИЛИ соединены с выходами выдачи знакоразрядных кодов результата устройства сооответственно, селективные входы комбинационного сумматора частичных произведений соединены со входами третьего:элемента И соответственно, выход которого соединен с первым входом третьего элемента ИЛИ, второй вход которого соединен со входом сигнала выделения порядка множителя устройства, вход регистра множимого устройства соединен со входом ввода мантиссы множимого устройства, нулевой вход триггера управления и установочный вход регистра частичных произведений соедине-. ны со входом сигнала сброса устройства, вход регистра порядков множимого . соединен со входом ввода порядка множимого устройства, выходы разрядов комбинационного сумматора частичных произведений, начиная с третьего старшего, соединены со входами второй группы блока элементов ИЛИ, начиная со второго, первый вход второй группы входов блока элементов ИЛИ соединен с выходом сумматора по модулю два.

2. Устройство по и. 1, о т л и ч а ю щ е е с я тем., что преобразователь позиционного кода в знакоразрядный содержит четыре элемента И и,два элемента ИЛИ, причем первые входы первого, второго, третьего и четвертого элементов И соединены с первым входом преобразователя, вторые входы первого и третьего элементов И соединены со вторым входом преобразователя, вторые входы второго и четвертого элементов И соединены с третьим входом преобразователя, третий вход четвертого элемента И соединен с четвертым входом преобразователя, выходы первого, второго, третьего и четвертого элементов И соединены со входами соответственно первого и второго элементов ИЛИ, выходы которых подключены соответственно к первому и второму выходам преобразователя.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Р 631919, кл. С 06 р 7/38, 1976

2. Авторское свидетельство СССР

9450169, кл. G 06 F 7/39, 1972.

3. Каган Б,М., Каневский М.М. Цифровые вычислительные машины и системы. М., Энергия, 1974, с. 342344 (прототип), 868751

Составитель В.Курочкин

1ехред Л.Пекарь Корректор у.Пономаренко

Редактор М.Митровка

Филиал ППП Патент, г.ужгород, ул.Проектная, 4

Заказ 8330/71 Тираж 748 Подписное

BHHHIIH Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5