Устройство для деления с плавающей запятой

 

Союз Советских

Социалмсти (еских

Республик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ (ii)860063

Ф

1 3 г ,Г

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 111179 (21) 2839029/18-24 с присоединением заявки ¹â€” (23) Приоритет (51)М. Кл.3

G 06 F 7/49

Государственный комитет

СССР оо делам изобретений и открытий

Опубликовано Зрр881 Бюллетень Но 32 (З) У4К 881.3 (088. 8) Дата опубликования описания 300881

А.В.Каляев, Г.A.Сулин, О.D.Станишевский, В.Й.Тарануха, С.М.Головко, Л .И.Виневская и С.A.Êðèâîøàïêo (72) Авторы изобретения

Ф

Таганрогский радиотехнический институт им":--В-.-Д.Калмыкова (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ С ПЛАВАЮЩЕЙ ЗАПЯТОЙ

Изобретение относится к вычислительной технике, а именно к цифровым вычислительным устройствам последовательна-параллельного действия, и может быть использовано в однородных вычислительных системах.

Известно устройство для деления чисел, содержащее сумматор делимого, регистр делителя, сумматор делимого, регистр сдвига, сумматор частного, три блока передачи кодов (1 ).

Недостаток устройстна — низкое быстродействие, малый диапазон представления чисел.

Известно также делительное устрой- 15 ство без восстановления остатка, содержащее регистр частного, регистр делителя, сумматор, схему анализа знаков, логические элементы (2).

Недостаток такого устройства — низ-20 коЕ тбыстродействие и малый диапазон представления чисел.

Наиболее близким к предлагаемому является устройство для деления, содержащее регистр делителя,два сумматора, вспомогательный регистр, регистр сдвига, регистр частного, блок управления, логические элементы (3).

К недостаткам этого устройства также следует отнести низкое быстро- 30 действие и малый диапазон представления чисел.

Цель изобретения — повышение быстродействия, увеличение диапазона представления чисел.

Поставленная цель достигается тем, что устройство для деления с плавающей запятой, содержащее регистр делителя, два комбинационных сумматора, элементы И, ИЛИ, ИЛИ-НЕ, вспомогательный регистр, входы которого соединены с разрядили выходами первого комбинационного сумматора, входы первой группы которого соединены с выходами второго комбинационного сумматора соответственно, содержит преобразователь кода порядка частного в избыточный код, триггер управления, два элемента задержки, два элемента

И-ИЛИ, причем первый и второй нходы второго комбинационного сумматора, которые являются входами знакоразрядных кодов устройства, соединены соответственно с первым и вторым входами элемента ИЛИ,выход которого соединен соответственно с первыми входами первого и второго элементов И, вторые входы которорых соединены соответственно с входами выделения мантиссы порядка устройства, ныходы лерного

860063 и второго элемент в И соединены с информационными входами первой группы второго комбинационного сумматора, информационные входы второй группы которого соединены со сдвигом на один разряд в сторону старших разряцов с выходами вспомогательного регистра, входы второй группы первого комбинационного сумматора соединены с выходами регистра делителя, выходы четырех старших разрядов первого комбинационного сумматора соединены соответственно со входами с первого по четвертый преобразователя кода порядка частного в избыточный код, первый и второй выходы которого соединены соответственно с первыми входами первых групп первого и второго элементов И-ИЛИ, третий выход првббразователя порядка частного в избыточный код соединен со входом старшего знакового разряда вспомогательного регистра, выходы двух младших знаковых и трех старших информационных разрядов первого комбинационного сумматора соединены соответственно со входами с первого по пятый узла выделения мантиссы частного, шестой вход которого соединен с выходом старшего знакового разряда регистра делителя, выходы узла выделения мантиссы частного соединены соответственно с первым и вторым входами первого элемента ИЛИ-НЕ, со входами первого и второГо элементов задержки и с первыми входами вторых групп первого и второго элементов И-ИЛИ, выходы первого и второго элементов задержки соединены соответственно с управляющими входами первого комбинационного сумматора, с первым и вторым входами второго элемента

ИЛИ-НЕ и с первыми входами третьих групп первого и второго элементов

И-ИЛИ, вторые входы вторых и третьих групп которых соединены с выходом триггера управления, единичный вход которого соединен со входом четвертой группы второго элемента И-ИЛИ и с выходом третьего элемента И, первый и второй входы которого соединены соответственно с выходами первого и второго элементов ИЛИ"HE, а третий вход соединен со входом нормализации мантиссы результата вычисления устройства, нулевой вход триггера управления соединен со входом младшего знакового разряда регистра делителя и входом сброса в нуль устройства, вторые входы первым групп первого и второго элементов И-ИЛИ и третьи входы вторых и третьим групп первого и второго элементов И-ИЛИ соединены соответственно со вторыми входами второго и первого элементов И, вход младшего информационного разряда регистра делителя соединен со входом записи порядка и мантиссы устройства, вход третьего информационного раэря5

lO

65 д регистра делителя соединен со входом выдачи порядка устройства, вход одиннадцатого информационного разряда регистра делителя соединен со входом выдачи мантиссы устройства.

Преобразователь кода порядка частного в знакоразрядный код содержит два элемента И-ИЛИ, элемент ИЛИ и сумматор по модулю два, причем первый . вход преобразователя соединен соответственно с первыми входами первых и вторых групп первого и второго элементов И-ИЛИ, выходы которых соединены соответственно с первым и вторым выходами преобразователя, и с первым и вторым входами элемента ИЛИ, выход которого соединен с первым входом сумматора по модулю два, второй вход которого соединен со вторым входом первой группы второго элемента И-ИЛИ, а выход соединен с третьим выходом преобразователя, второй вход которого соединен со вторым входом первой группы первого элемента И-ИЛИ, третий вход преобразователя соединен со вторыми входами вторых групп первого и второго элементов И-ИЛИ, четвертый вход преобразователя соединен с третьим входом второй группы первого элемента И-ИЛИ .

Узел выделения мантиссы частного содержит сумматор по модулю два„ элемент И-ИЛИ-НЕ, два элемента И, причем входы первой и второй групп элемента И-ИЛИ-HE соединены со вторым, третьим, четвертым и пятым входами узла, а выход соединен с первыми входами первого и второго элементов

И, вторые входы которых подключены к выходу сумматора по модулю два, а выходы соединены соответственно с первым и вторым выходами узла, входы сумматора по модулю два соединены с первым и шестым входами узла.

На фиг. 1-3 дана блок-схема устройства для деления с плавающей запятой.

Блок-схема устройства содержит элемент И 1, вход 2 сигнала сброса в нуль, элемент ИЛИ 3, преобразователь 4 кода порядка частного в избыточный код, узел 5 выделения мантиссы частного, комбинационные сумматоры 6 и 7, элементы И 8 и 9, входы знакораэрядных кодов 10 и 11, вход

12 сигнала выделения мантиссы, вход

13 сигнала выделения порядка, регистр

14 делителя, вход 15 записи порядка и мантиссы, вход 16 сигнала выдачи порядка, вход 17 сигнала нормализации мантиссы результата вычисления, элементы ИЛИ-НЕ 18 и 19, элементы задержки 20 и 21, вспомогательный регистр 22, триггер 23 управления, элементы И-ИЛИ 24 и 25, выход результата в виде знакоразрядных кодов 26 и 27 (26 - положительный, 27 - отрицательный), вход 28 сигнала выдачи мантиссы.

860063

Преобразователь 4 кода порядка частного в избыточный код содержит элементы И-ИЛИ 29 и 30, элемент ИЛИ

31, сумматор 32 по модулю два. узел выделения мантиссы частного содержит сумматор 33 по модулю два, элемент И-ИЛИ 34, элементы И 35 и 36. устройство работает по формуле

2+пс 2-(пв-fly) (п< щ в где m — мантисса частного в двоичнос избыточном (энакораэрядном) коде;

П - порядок частного в двоичнос избыточном коде; щ tI - мантисса, порядок делимого В ( в избыточном коде;

m П вЂ” мантисса, порядок делителя в позиционном коде.

На величины мантисс делимого m < и делителя а накладываются следующие ограничения: 1 «m>c2, 0 п,„«m> .

Это значит, что нарушение йормализа- 20 ции вправо мантиссы делителя может быть, но не более чем на один разряд.

Естественно, при этом нарушение нормализации мантиссы частного m влево невозможно, нарушение же нормализации f$ вправо может быть.

При технической реализации алгоритма мантисса делителя сдвигается влево на один разряд, а из порядка делителя вычитается 1. Действия над по- ЗО рядками выполняются по алгоритму о

S П

5 2(S 4Пс(i 1) - п (1+2)

4+2 1+4

35 если $51+ J > 3

П . = 1, если (5 1 -3

О, если Ц5 1 () < 3, 40 где П - — i-й разряд частного в иэбыCi точном коде;

5 — промежуточная разность по1 рядков в позиционном коде; (S 1- выделенные три знаковые и старший значащий разряды; 4>

S +

П (I+2)ц (i+2)-* разряд порядка делимого в избыточном коде.

ы исходном состоянии код порядка делителя в позиционном ходе записан (по входу 15) в к-старших разрядах регистра 14 (два старших разряда являются знаковыми). РегистР 22 сбро-. шен (по входу 2) в нуль. При выполнении операции над порядками в первом такте подается сигнал (на вход 13) выделения порядка делимого в избыточном коде и одновременно информация перезаписывается (по сигналу, поступаю- щему на вход 16) из регистра 14 в к-старшие разряды регистра 22. С выхода регистра 22 выдается порядок делителя в позиционном коде параллельным кодом, сдвинутый в сторону стар- 65 ших разрядов на один Разряд, на кстаршие разряды первых входов сумматора 7. На управляющие входы сумматора 7 поступает старшими разрядами вперед порядок делимого в избыточном коде в виде знакораэрядных кодов (по входам 10 и 11), кроме того, последние поступают на информационный вход старшего значащего разряда сумматора 7 через элемент 3 и открытый элемент 9. При этом в зависимости от знаковых разрядов порядка делимого в избыточном коде настраивается сумматор 7 на вычитание (суммирование) единичного разряда порядка делимого в избыточном коде из полнораэрядного кода порядка делителя в позиционном коде. С приходом каждого последующего, начиная с нулевого, разряда порядка делимого в избыточном коде промежуточная разность порядков поступает с выхода регистра 22 на вход сумматора 6 со сдвигом на один разряд в сторону старших разрядов. Тем самым обеспечивается согласование весовых разрядов делимого в избыточном коде и промежуточная разность порядков. Из суммато-ра 7 информация подается через сумматор 6 в преобразователь 4 кода, где она преобразуется в знакораэрядный код. При этом +1 выдается через элемент 24 на выход 26 тогда, когда промежуточная разность порядков 5 Ъ +3, а -1 выдается через элеьинт 25 на выход 27, если промежуточная разность порядков S 6 - 3.

Пример.

Пп = 101111

П, = 00,001101

П = 00,001100

ЗнЗ Зн2

m = 101100

m = 00,1101000

m в = 01, 1010000

Зн1 Ст.р.

О Пв- 1 =2S о -и

О 110

О О О О

1Tã О О О, О

1 1 1, 1

О 25 -II 5 ò ) -rI-=О

О 25

2Тг 1 1 1, 1 О 1 1 О

111,01100 о о о, о о о о о о -и

О 2Ф -П =S (5 .)=iО 25 о -п

3T: 1 1 1, О 1 1 О О

11O,11О ОО

Оаа, 1ОООО

При выдаче +1 вырабатывается в преобразователе 4 сумматором 27 (фиг. 2 ) коррекция знака Зн2 промежуточной разности порядков, промежуточная разность порядков с (+) на (-) и наоборот, при выдаче -1 вырабатывается коррекция Зн2 c (-) на (+) . Во всех последующих тактах вычисление порядков частного выполняется аналогично первому такту.

860063

О О О - 5 -.-П = О

О О О 2S3

4Т: 1 1 1, О 1 О

1 1 О, 1 О О

1 1 1, 1

Па4

0 О 0 Я - 5 )- -П,— 1

О О О 2 (5 -4Пс ) -П с1

5T: 1 1 О, О О О

О О О, О О О

О О О, 1

О О О 2 (S -4nd -V =

= Я -П.,=О

О О О

6Т . О О О, 1 О О

О О 1, О О О

111, 1

-Ппб

7Т:000,100000-П„=О

8T: О О 1, О О О О О О -П„= 0

010,000000-ПСб=0

По окончании выполнения операции 2(» над порядками снимается сигнал, поступающий на вход 13, и подается сигнал (на вход 9) выделения мантиссы операнда. Вычисление и нормализация мантиссы частного осуществляется 25 о алгоритму (-М

Е1 = 0 t и с(-фГ Я т1

Я = 26+п1(i+2) 2 -mâ m;;

1,если (Знт+ Зн26")л(!2а"I3>2-,;

m, = 1,если (Знп1в+ Зн2Е")лО2Г($>2 р

0,eñëè ((2б1цс2- ; п1С,Е СЛИ m 0 Л 1п 1 О;

-1 если п1 = Ол mc О;

О, если п1со= О л п1с4, О;

35 дП = где Е - i-e значение остатка; Р)- выделенные два знаковые и три старших значащих разряда; @»

m (1+4 ) - (i +1 ) -й разряд мантиссы частного;

m — вычисленное значение мантиссы с н частного.

m - нормализованное значение ман- 45 тиссы частного; п1 п1 „- нулевой и первый разряды мантиссы частного; дПс — приращение порядка частного.

В исходном состоянии код мантиссы 5(» делителя записан (по входу 15) в регистр 14, Регистр 22 и триггер 23 управления сброшены (по входу 2) в нуль. При выполнении операции деления мантисса делимого/мантисса делителя в каждом такте выдается из регистра

14 (по сигналу, поступающему на вход

28) манстисса делителя, которая подается параллельным кодом на одни входы сумматора 6. На управляющие входы сумматора 7 поступает старшими 60 разрядами вперед мантисса делимого в виде энакоразрядного кода (по входам 10 и 11). Кроме того, этот же код поступает на информационный вход (3) сумматора 7 с уменьшенным весом 65 в три раза, т.е. m „"2 3. В сумматоре 7 выполняется операция

2Е +п1 (i+2) 2

1 -1

Значение остатка 6 поступает с выхода регистра 22 на вход сумматора

6 со сдвигом на один разряд в сторону ст арших разрядов . Ре з ульт ат сумматора 7 поступает на вторые входы сумматора б. На управлякщие входы сумматора б поступает инверсный знакоразрядный код мантиссы частного.

Результат, два знаковых и три значащих разряда, подается из сумматора

6 на схему 5. Кроме того, на эту же схему поступает знак мантиссы делителя из выхода регистра 14. В схеме

5 (фиг. 3) анализируются два знаковых и три старших значащих разряда остатка,и на основании анализа формируется частное в виде знакораэрядного кода.

При этом +1 выдается элементами 33, 34 и 35, когда (Знп1в9 Зн26" )A02 E !3 2 а -1 выдается элементами 33, 34 и

35, если (Знп18 Е Зн2Е" )л 2ЕЦ )>i 2

В остальных случаях выдается нуль.

Нормализация вычисленной мантиссы

m осуществляется во втором такте по сигналу, поступающему на вход 17.

Если m о =" О и m = О, то элементом

1 выдается отрицательное приращение порядка (дПс = -1), которое поступает на выход 27 через элемент 25. По приращению дПс переключается триггер 23 управления в единичное состояние и потенциалом открываются соответствующие схемы И элементов 24 и

25. При этом выключаются элементы

20 и 21 задержки, что равносильно увеличению веса вычисленной мантиссы два раза.

Введение в устройство новых элементов и связей позволяет увеличить диапазон изменения чисел, за счет выполнения операций над числами с плавающей запятой,, например при шестираэрядном порядке числа могут изменяться в диапазоне от 2" до 264, по64 вышается быстродействие в два раза за счет совмещения операций сдвига и суммирования. Кроме того, сокращается расход оборудования операции как над мантиссами, так и над порядками выполняются на одних и тех же сумматорах . Использование изобретения позволяет повысить эффективность однородных вычислительных структур.

Формула изобретения

1. устройство для деления с плавающей запятой, содержащее регистр делителя, два комбинационных сумматора, элементы И, ИЛИ, ИЛИ-НЕ, вспомогательный регистр, входы которого соединены с разрядными выходами первого комбинационного сумматора, входы первой группы которого соединены с выходами второго комбинационного

860063

10 сумматора соответственно, о т л и ч ающее ся тем, что, сцелью повышения быстродействия и увеличения диапазона представления чисел, оно содержит преобразователь кода порядка частного в избыточный код, триггер управления, два элемента задержки, два элемента И-ИЛИ, причем первый и второй входы второго комбинационного сумматора, которые являются входами знакоразрядных кодов устройства, соединены соответственно с первым и вторым входами элемента ИЛИ, выход которого соединен соответственно с первыми входами первого и второго элементов И, вторые входы которых соединены соответственно с вхо15 дами выделения мантиссы порядка устройства, выходы первого и второго элементов И соединены с информационными входами первой группы второго комбинационного сумматора, информационные О входы второй группы которого соединены со сдвигом на один разряд в сторону старших разрядов с выходами вспомогательного регистра, входы второй группы первого комбинационного сумма- Q5 тора соединены с выходами регистра делителя, выходы четырех старших разрядов первого комбинационного сумматора соединены соответственно со входами с первого по четвертый пре- З0 образователя кода порядка частного в избыточный код, первый и второй выходы которого соединены соответственно с первыми входами первых групп первого и второго элементов И-ИЛИ, третий выход преобразователя порядка частного в избыточный код соединен со входом старшего знакового разряда вспомогательного регистра, выходы двух младших знаковых и трех старших информационных разрядов первого ком- 40 бинационного сумматора соединены соответственно со входами с первого по пятый узла выделения мантиссы частного, шестой вход которого соединен с выходом старшего знакового разряда 45 регистра делителя, выходы узла выделения мантиссы частного соединены соответственно с первым и вторым входами первого элемента ИЛИ-НЕ, со входами первого и второго элементов 50 задержки и с первыми входами вторых групп первого и второго элементов

И-ИЛИ, выходы первого и второго элементов задержки соединены соответственно с управляющими входами первого 55 комбинационного сумматора, с первым и вторым входами второго элемента

ИЛИ-НЕ и с первыми входами третьих групп первого и второго элементов

И-HJIH, вторые входы вторых и третьих групп которых соединены с выходом 60 триггера управления, единичный вход которого соединен со входом четвертой группы второго элемента И-ИЛИ и с выходом третьего элемента И, первый и второй входы которого сое- 65 чинены соответственно с выходами первого и второго элементов ИЛИ-НЕ, а третий вход соединен со входом нормализации мантиссы результата вычисления устройства, нулевой вход триггера управления соединен со входом младшего знакового разряда регистра делителя и входом сброса в нуль устройства, вторые входы первых групп первого и второго элементов И-ИЛИ и третьи входы вторых и третьих групп первого и второго элементов И-ИЛИ соединены соответственно со вторыми входами второго и первого элементов И, вход младшего информационного разряда регистра делителя соединен со входом записи порядка и мантиссы устройства, вход третьего информационного разряда регистра делителя соединен со входом выдачи порядка устройства, вход одиннадцатого информационного разряда регистра делителя соединен со входом выдачи мантиссы устройства.

2. Устройство для-деления с плавающей запятой по п.1, о т л и ч а ю— щ е е с я тем, что, преобразователь кода порядка частного в знакоразрядный код содержит два элемента И-ИЛИ, элемент ИЛИ и сумматор по модулю два, причем первый вход преобразователя соединен соответственно с первыми входами первых и вторых групп первого и второго элементов И-ИЛИ, выходы которых соединены соответственно с первым и вторым выходами преобразователя, и с первым и вторым входами элемента ИЛИ, выход которого соеДинен с первым входом сумматора по модулю два, второй вход которого соединен со вторым входом первой группы второго элемента И-ИЛИ, а выход соединен с третьим выходом преобразователя, втордй вход которого соединен со вторым входом первой группы первого элемента И-ИЛИ,третий вход преобразователя соединен со вторыми входами вторых групп первого и второго элементов И-ИЛИ, четвертый вход преобразователя соединен с третьим входом второй группы первого элемента И-ИЛИ °

3. Устройство для деления с плавающей запятой по пп. 1 и 2, о т л и— ч а ю щ е е с я тем, что узел выделения мантиссы частного содержит сумматор по модулю два, элемент И-ИЛИ

И-ИЛИ-НЕ, два элемента И, причем входы первой и второй групп элемента

И-ИЛИ-НЕ соединены со вторым, третьим, четвертым и пятым входами узла, а. выход соединен с первыми входами первого и второго элементов И, вторые входы которых подключены к выходу сумматора по модулю два, а выходы соединены соответственно с первым и вторым выходами узла, входы сумматора по модулю два соединены с первым и шестым входами узла.

11

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Ф 549808, кл. G 06 Г 7/52, 1975.

860063

2 . Папорнов A.À. Логические основы ЦВТ. "Советское радио", 1972, с. 2 34-2 36 .

3. Авторское свидетельство СССР

9 556435, кл. G 06 F 7/ 2, 1975 (прототип) 860063

Фиг. 5

Составитель В. Курочкин

Техред A. Бабинеп . Корректор . М. Шароши

Редактор Н. Бушаева

Тираж 745 Подписное

BRHHIIH Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 7549/32

Филиал ППП "Патент",г. Ужгород, ул. Проектная, 4