Делитель частоты импульсов

 

О Il И С А Н И Е 869053

ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. санд-ву —, (22) Заявлено 09. 01 . 80 (21) 2866114/18-21 (51)М. Кл.

Н 03 К 23/00 с присоединением заявки М—

Гоеудврствсииый комитет

СССР ло делай изабретеиий и открытий (23) Приоритет—

Опубликовано 30.09.81 Бюллетень М 36

Дата опублнкованкя описання30.09.81 (53) УДК 621.

374.32 (088.8) (72) Авторы изобретения

Ф.Г. Гордон, М.Я. Вертлиб и А.И. Соколова (71) Заявитель (54) ДЕЛИТЕ Ib ЧАСТОТЫ ИМПУЛЬСОВ

Изобретение относится к автоматике и передаче данных и может быть

I использовано, например, в различных радиотехнических устройствах для из. менения частоты импульсов.

Известен делитель частоты импульсов, содержащий формирователь импульсов, выход которого соединен через элементы И со входом счетчика и со входом узла установки целых чисел, детектор заполнения, узел задания, а также элементы ИЛИ(1).

Недостатками этого устройства являются ограниченные функциональные воэможности и относительно большая сложность.

Наиболее близким техническим решением к предлагаемому является делитель частоты импульсов, содержащий блок памяти, формирователь импульсов, элемент ИЛИ и счетные декады, и блок индикации, входы которого соединены с выходами блока памяти, а выход формирователя импульсов соединен со счетным входом первой счетной декады p2) е

Недостатком этого делителя частоты импульсов является ограниченность его функциональных воэможностей.

Цель изобретения — расширение функциональных возможностей.

Поставленная цель достигается тем, что в делитель частоты импуль10 сов, содержащий блок памяти, формировател импульсов, эле ент ИЛИ и счетные декады, и блок индикации, входы которого соединены с выходами блока памяти, выход формирователя импульсов

15 соединен со счетным входом перьой счетной декады, введены первый и во рой элементы совпадения и блок коррекции, первый вход которого соединен с выходом элемента ИЛИ, входы которого соединены с первач выходами счетных декад, второй выход каждой из которых соединен со счетным входом слецующей счетной декады, информационные входы каждой счетной декады

869053 4

3S

55 соединены с соответствующей группой выходов блока памяти, первый и второй входы которого соединены с выходами соответственно первого н второго элементов совпадения, первые входы которых соединены соответственно с первым и вторым входами делителя частоты импульсов, третий вход которого соединен с вторыми входами первого и второго элементов совпадения, третьи входы которых соединены с дополнительным выходом формирователя импульсов, выход которого соединен с вторым входом блока коррекции.

Блок памяти содержит разностные счетчики, выходы которых соединены с группами выходов блока памяти, первый и второй входы которого соеди» нены соответственно с входами .суммирования и вычитания первого разностного счетчика, а входы суммирова" ния и вычитания каждого из сталь.ных раэностных счетчиков соединены с выходами соответственно переноса и заема предыдущего разностного счетчика.

Каждая счетная декада содержит десятичный :четчик, элемент сравнения и формирователь группы импульсов, выход которсго соединен с выходом данной счетнэй декады, счетный вход которой соединен со счетным входом десятичного счетчика, выходы которого соединены с первыми входами элемента сравнения, вторые входы которого соединены с информационными входами данной счетной декады, выходы первого и последнего разрядов десятичного счетчика соединены соответственно с первым и вторым входами формирователя группы импульсов, третий вход которого соединен с выходом элемента сравнения, а дополнительный вы.ход формирователя группы импульсов соединен с дополнительным выходом счетной декады, счетный вход счетной декады соединен с четвертым входои формирователя группы импульсов.

Блок коррекции содержит первый и второй триггеры, первый и второй эле» менты И и инвертор, вход которого соединен с первым входом блока коррекции и первыми входами первого и второго элементов И, вторые входы которых соединены с вторым входом блока коррекции и первым входом первого триггера, второй вход которого соединен с выходом инвертора, выход первого триггера соединен с третьим входом первого элемента И, выход которого соединен с первым входом второго. триггера, выход и второй вход которо. о соединены соответственно с выходом блока коррекции и выходом .второго элемента И, третий вход которого соединен с дополнительным входом блока коррекции.

Каждый формирователь группы импульсов содержит триггер и первый и второй элементы И; первый и второй входы первого элемента И соединены соответственно с первым и вторым входами формирователя группы импуль сов, третий вход которого соединен с первым входом триггера, второй вход которого соединен с выходом пер- вого элемента И н первым входом второго элемента И, второй вход и выход которого соединены соответственно с выходом триггера и выходом формирователя группы импульсов, четвертый вход которого соединен с третьим входом второго элемента И, а каждый формирователь импульсов, кро- ме последнего, содержит также инвертор, вход и выход которого соединены соответственно с выходом первого элемента И и дополнительным выходом данного формирователя группы импульсов.

На чертеже показана структурная схема делителя частоты импульсов.

Делитель частоты импульсов, содержащий блок памяти, формирователь

2 импульсов, элемент ИЛИ 3, счетные декады 4, блок 5 индикации, первый

6 и второй 7 элементы совпадения и блок 8 коррекции, входы блока 5 индикации соединены с выходами блока

1 памяти, а выход формирователя 2 импульсов соединен со счетным входом первой счетной декады 4, первый вход блока 8 коррекции соединен с выходом элемента ИЛИ 3, входы кото" рого соединены с первыми выходами . счетных декад 4, второй выход каждой as которых соединен со счетным входом следующей счетной декады, информационные входы каждой счетной декады 4 соединены с соответствующей группой выхоПов блока 1 памяти, первый и второй входы которого соединены с выходами соответственно первого 6 и второго 7 элементов совпадения, первые входы которых .соединены соответ" ственно с первым 9 и вторым 10 входа ми делителя частоты импульсов, третий вход 11 которого соединен с вторыми входами первого 6 н второго 7 эле869053 б ментов совпадения, третьи входы которых соединены с дополнительным выходом формирователя 2 импульсов, выход которого соединен с вторым входом бло ка 8 коррекции.

Блок 1 памяти содержит разностные счетчики 12, выходы которых соединены с группами выходов блока l памяти, первый и второй входы которого соединены соответственно с входами суммирования и вычитания первого разностного счетчика 12, а входы суммирования и вычитания каждого из остальных разностных счетчиков 12 соединены с выходами соответственно пе-. реноса и заема предыдущего разностного счетчика 12.

Каждая счетная декада 4 содержит десятичный счетчик 13, элемент 14 сравнения и формирователь 15 группы импульсов, выход которого соединен с выходом данной счетной декады 4, счетный вход которой соединен со счетным входом десятичного счетчика 13, выходы которого соединены с первыми входами элемента 14 сравнения, вторые входы которого соединены с информационными входами данной счетной декады, выходы первого и последнего разрядов десятичного счетчика 13 соединены соответственно с первым и вторым входами формирователя

15 группы импульсов, третий вход которого соединен с выходом элемента !

4 сравнения, дополнительный выход формирователя 15 группы импульсов соединен с дополнительным выходом . счетной декады 4, а счетный вход счетной декады 4 соединен с четвертым входом формирователя 15 группы импульсов.

Блок 8 коррекции содержит первый

l6 и второй 17 триггеры, первый 18 и второй 19 элементы И и инвертор

20, вход которого соединен с первым входом блока 8 коррекции и первыми входами первого 18 и второго 19 элементов И, вторые входы которых соеди" иены с вторым входом блока 8 коррекции и первым входом первого триггера

16 второй вход которого соединен с выходом инвертора 20, выход первого триггера 16 соединен с третьим входом первого элемента И 18, выход которого соединен с первым входом второго триггера 17, выход и второй вход которого соединены соответственно с выходом блока 8 коррекции и выходом рторого элемента И 19, третий вход которого соедиген с дополнительным входом 21 блока 8 коррекции.

Каждый формирователь .15 группы импульсов содержит триггер 22 и первый 23 и второй 24 элементы И, первый и второй входы первого элемента И 23 соединены соответственно с первым и вздорим входами формирователя

l5 группы импульсов, третий вход которого соединен с первым входом

1О триггера 22, второй вход которого соединен с выходом первого элемента

И 23 и первым входом второго элемента

И 24, второй вход и выход которого соединены соответственно с выходом триггера 22 и выходом формирователя

15 группы импульсов, четвертый вход которого соединен с третьим входом второго элемента И 24, а каждый формирователь импульсов, кроме послед15

Импульсы тактовой частоты поступают иэ формирователя 2 импульсов ка вход первой счетной декады 4. Каждое десятое состояние этой счетной декады 3-1 (3-n) декодируется элементов И 23 формирователя 15 грутшм импульсов. Импульсы, формируемйе элементом И 23, переводят в единичное состояние триггер 22 формирователя 15 группы импульсов и одновременно через инвертор 25 поступают

as вход следующей счетной декады 4. него, содержит также инвертор 25, вход и выход которого соединены соответственно с выходом первого элемента И 23 и дополнительным выходом данного формирователя 15 группы импульсов.

Делитель частоты импульсов работает следующим образом.

В исходном состоянии разностные

30 счетчики 12 блока 1 памяти находятся в нулевом состоянии. Сигналои

"Подстройка" на входе 11 подготавливаются элементы 6 и 7. При поступлении сигнала "Добавление" на вход 9 открывается элемент 6, через который импульс от формирователя 2 импульсов начинает поступать на вход блока 1

1 памяти, увеличивая его содержимое, которое отображается на блоке 5 индикации. В блоке 1 памяти эаписыва40 ется число, соответствующее требуемой величине подстройки (при поступлении сигнала "Вычитание на вход 10 содержимое блока 1 памяти уменьшается до требуемой вели4 чины, отображаемой на блоке 5 индикации)е

869053

1. Делитель частоты импульсов, содержащий блок памяти, формирователь импульсов, элемент ИЛИ и счетные декады, и блок индикации, входы которого соединены с выходами блока памяти, выход формирователя импульсов соединен со счетным входом первой счетной декады, о т л и ч а ю щ и йс я тем, что, с целью расширения функциональных возможностей, в него введены первый и второй элементы совпадения и блок коррекции, первый вход которого соединен с выходом элемента

ИЛИ, входы которого соецинены с первыми выходами счетных декад, второй выход каждой из которых соединен со счетным входом следующей счетной декады, информационные входы каждой счетной декады соединены с соответствующей группой выходов блока памяти, первый и второй входы которого соединены с выходами соответственно первого и второго элементов совпадения, первые входы которых соединены соответственно с первым и вторым входами делителя частоты импульсов, третий вход которого соединен с вторыми входами первого и второго элементов совпадения, третьи входы которых соединены с дополнительным выходом фор- мирователя импульсов, выход которого соединен с вторым входом блока коррекции.

ЗО

С выхода элемента ИЛИ 3 импульсы подстройки поступают на вход блока °

8 коррекции. При этом в зависимости от знака подстройки в последовательность импульсов, поступающих на вход 40 блока 8 коррекции из формирователя 2 импульсов, добавляется или вычитается сформированное элементом иЛИ 3 количество импульсов, и выходная час,тота измеряется на требуемое число 45 ,процентов (долей процента) отнасительб но номинального значения.

Вычитание импульсов осуществляется путем запрета прохождения импульсов, поступающих от формирователя 2 импульсов, импульсами, сформированными элементом ИЛИ 3 на входе триггера 16 блока 8 коррекции. Увеличение частоты осуществляется путем добавления сформированных элементом ИЛИ 3 импульсов на входе триггера 17 блока

8 коррекции с одновременным вычитвнием этих импульсов на входе первого

n muser na 1 6 6покя 8 коооекпии. что

Открытый триггером 22 элемент И 24 соответствующей декады начинает пропускать на вход элемента ИЛИ 3 пакет импульсов ° Когда число импульсов, поступающих на вход счетной дека- 5 ды, стает равным числу, записанному и в соответствующий разностный счетчик 12 блока 1 памяти, элемент 14 сравнения выдает импульс, переводящий,триггер 22 формирователя 15 10 группы импульсов в нулевое состояние. При этом закрывается соответствующий элемент И 24 и заканчивается формирование пакета импульсов.

За время нахождения триггера 22 в 15 единичном состоянии элемент И 24 формирует пакет импульсов, число которых в пакете равно числу, записанному в соответствующий разностный счетчик 12 блока 1 памяти. Аналогично работают остальные счетные декады 4 и формирователь 15 группы импульсов °

Таким образом, на выходе элемента

ИЛИ 3 эа цикл формируется пакет импульсов, равный числу, записанному 25 в блоке 1 памяти. Если необходимо уменьшить процент подстройки частоты, то вмес го сигнала "Добавление" на вход 10 подается сигнал "Вычитание".

В этом случае раэностные счетчики

12 переводятся в режим обратного счета, и число, записанное в блок 1 памяти, уменьшается, а следовательно, уменьшается и количество импульсов на выходе элемента ИЛИ 3.

35 осуществляется только при наличии сигнала на входе бл ка 8 коррекции.

Таким образом, предлагаемое устройство изменяет частоту следования импульсов на заданную (набранную в блоке памяти и отображаемую блоком индикации) величину в процента"„. к номинальному значению частоты.

Формула изобретения

2 ° Делитель по п. 1> о т л и— ч а ю шийся тем, что блок памяTH содержит разностные счетчики, выходы которых соединены с группами выходов блока памяти, первый и второй входы которого соединены соответственно с входами суммирования и вычитания первого раьностного счетчика, а входы суммирования и вычитания каждого из остальных разностных счетчиков соединены с выходами соответственно переноса и заема предыдущего разкостного счетчика.

9 869053 10

3. Делитель по и. f, о т л и— соединен с первым входом второг ч а ю шийся тем, что каждая триггера, выход и второй вход которосчетная декада содержит десятичный го соединены соответственно с выхосчетчик, элемент сравнения и форми- дом блока коррекции и выходом второрователь группы импульсов, выход ко- 5 ro элемента И, третий вход которого торого соединен с выходом данной соединен с дополнительным входом счетной декады, счетный вход которой блока коррекции. соединен со счетным входом десятич- 5. Делитель по п. 3, о т л и ного счетчика, выходы которого соеди- ч а ю шийся тем, что калщый иены с первыми входами элемента срав- 10 формирователь группы импульсов сонения, вторые входы которого соеди- держит триггер и первый и второй эленены с информационными входами данной менты И, первый и второй входы первосчетной декады, выходы первого и го элемента И соединены соответственпоследнего разрядов десятичного счет- но с первым и вторым входами формирочика соединены соответственно с пер- 15 вателя группы импульсов, третий вход вым и вторым входами формирователя которого соединен с первым входом группы импульсов, третий вход кото- триггера, второй вход которого соерого соединен с выходом элемента срав- динен с выходом первого элемента И нення, а дополнительный выход форми- и первым входом второго элемента И, рователя группы импульсов соединен второй вход и выход которого соединес дополнительным выходом счетной де- ны соответственно с выходом триггера кады, с етный вход счетной декады и выходом формирователя группы имсоединен с четвертым входом форми- пульсов, четвертый вход которого соерователя группы импульсов. динен с третьим входом второго элемен4. Делитель по и. 1, о т л и — 25 та И, а каждый формирователь импульч а ю шийся тем, что блок кор- сов, кроме последнего, содержит такрекции содержит первый и второй триг- же инвертор, вход и выход которого геры, первый и второй элементы И и соединены соответственно с выходом инвертор, вход которого соединен с первого элемента И и дополнительным первым входом блока коррекции и пер30 выходом данного формирователя группы выми входами первого и второго эле- импульсов. ментов И, вторые входы которых ссэ- Источники информации, динены с вторым входом блока коррекции и первым входом первого триг- 1. Факторское свнд

1. Факто ское свидетельство СССР гера, второй вход которого соединен У 453803, кл. Н 03 K /

23/00 1967. с выходом инвертора, выход первого 2. "вторское свидетельство СССР триггера соединен с третьим входом 9 242968, кл. Н 03 К 23/00, 1963 первого элемента И, выход которого (прототип).

869053

Составитель О. Скворцов

Редактор Е. Папп Texpeg А А1, 1(о ректор М. Демчик

Заказ 8357/86 Тираж 991 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035 Москва 3-35> Раушская наб. д, 4/5

Филиал ППП йатент, г. Ужгород, ул. Проектная, 4

3 . Ч