Устройство для контроля блоков полупроводниковой памяти

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ . К АВТОРСКОМУ СВИ ЕТВЛЬСТВУ

Союз Советскик

Социалистических

Рес ублик

< >875469 (61) Дополнительное к авт. свид-ву М 799021 (22) Заявлено 191279 (21) 2855182/18-24 с присоединением заявки Йо (23) Приоритет

Опубликовано 231081. Бюллетень 89 39 (511М К„. .

G 11 С 29/00

Государственный комитет

СССР ио делам изобретений и открытий (53) УДК 681,327 (088 i8) l

Дата опубликования описания 23 . .10. 81 (72) Авторы изобретения (71) Заявитель наук Латвийской CCP (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ

ПОЛУПРОВОДНИКОВОЙ ПАМЯТИ

Изобретение относится к запоминающим устройствам и может быть использовано в устройствах тестового диагноза полупроводниковых запоминающих устройств с произвольной выборкой.

По основному авт. св. 9 799021 известно устройство для контроля блоков полупроводниковой памяти, содержащее генератор тактовых импульсов, генератор тестовых импульсов, блок. управления, формирователь временной диаграммы, блок сопряжения, первый и второй накопители, первый и второй мультиплексоры, компаратор, преобразователь кодов, счетчик, первый, второй и третий регистры, первый, второй и третий элементы ИЛИ и сумматор.

Выход генератора тактовых импульсов подключен ко входам генератора тестовых импульсов и формирователя временной диаграммы, выходы которого подключены к первым входам блока сопряжения, выходы генератора тестовых импульсов подключены соответственно ко входу преобразователя кодов и первому входу первого мультиплексора; второй вход которого подключен к выходу счетчика, выходы преобразователя кодов соединены со вторыми входами блока сопряжения, управляющими входами компаратора и входами второго накопителя, выходи первого мультиплексора . подключены к адресным входам первого и второго накопителей и к третьим входам блока сопряжения, выходы которого соединены с выходами устройства, входы компаратора подключены ко входам устройства, à его выходы — ко входам первого и второго регистров, выходы первого регистра соединены со входами первого элемента ИЛИ, входами второго накопителя и первыми входами второго мультиплексора, выходы второго регистра соединены со входами второго элемента ИЛИ и первым входами сумматора, вторые входы которого соединены с выходами третьего регистра, выходы сумматора соединены со входами третьего элемента ИЛИ и вторыми входами второго мультиплексора, выходы второго мультиплексора подключены ко входам первого накопителя, выходы которого соединены со входами третьего регистра, управляющие входы генератора тактовых импульсов генератора тестовых импульсов формирователя временной диаграммы, преобразователя, первого н второго мультиплексоров,счетчика, первого и втоЗО рого накопителей, второго регистра под875469 ключены к одним из выходов блока уп равления,одни иэ входов которого под ключены к выходам генератора тактовых импульсов, генератора тестовых импуль- . сов и элементов ИЛИ. Г1.Д, Недостаток этого устройства заключается в том, что он не обеспечивает

- расшифровки диагностической информа-. ции, что снижает надежность устройстI ва.

Цель изобретения - повышение надежности устройства путем обеспечения воэможности расшифровки диагностической информации в процессе проведения диагностических испытаний..

Поставленная цель достигается тем, что в известное устройство введены 35 четвертый и пятый регистры, группа элементов ИЛИ, третий, четвертый и пятый накопители, причем входы четвертого и пятого регистров и третьего накопителя подключены к выходам вто- щ рого регистра, выходы четвертого регистра подключены к первым входам элементов ИЛИ группы и входам четвертого накопителя, а выходы пятого регистра — ко вторым входам элементов

ИЛИ группы и входам пятого накопителя, выходы элементов ИЛИ группы подключены к одним из входов .второго регистра, адресные входы третьего, четвертого и пятого накопителей подключены к выходам первого мультиплексора, выходы третьего регистра подключены к одним из входов компаратора, выходы счетчика соединены с одними из входов генератора тестовых импульсов, одни из выходов блока управления под- Ы ключены к управляющим входам третьего, четвертого и пятого регистров, а также третьего, четвертого и пятого накопителей. э

На чертеже изображена функциональ- 4О ная схема предложенного устройства.

Устройство содержит генератор 1 тактовых импульсов, генератор 2 тестовых импульсов, блок 3 управления, формирователь 4 временной диаграммы, 45 блок 5 сопряжения, компаратор 6 имеющий вход 7, Преобразователь 8 кодов, первый мультиплексор 9, счетчик 10, первый 11 и второй 12 накопители. Устройство подключается к блоку 13 полупроводниковой памяти. устройство так- о же .содержит первый 14, второй .15 регистры, первый 16, второй 17 элементы ИЛИ, второй мультиплексотор 18, третий регистр 19, сумматор 20, третий элемент ИЛИ 21, четвертый 22 и 55 пятый 23 регистры, группу 24 элементов Ь|И, третий 25, четвертый 26 и пятый 27 накопители.

В качестве блока 13 могут быть использованы диагностируемые микросхе- gg мы памяти. Вход генератора 1 подключен ко входам генератора 2 и формирователя 4, выходы которого подключены к первым входам блока 5 сопряжения.

Выходы генератора 2 подключены соответственно ко входу преобразователя 8 кодов и первому входу мультиппексора 9, второй вход которого подключен к выходу счетчика 10. Выходы преобразователя 8 кодов соединены со вторыми входами блока 5, управляющими входами компаратора 6 и входами накопителя 12. Выходы мультиплексора 9 подключены к адресным входам накопителей 11, 12 25, 26 и 27 и к третьим входам блока 5, выходы которого подключены к выходам устройства.

Входы 7 компаратора 6 подключены к одному из входов устройства, а его выходы- - ко входам регистров .14 и 15.

Выходы регистра 14 соединены со входами элемента ИЛИ 16, входами накопителя 12 и первыми входами мультиплексора 18. Выходы регистра 15 соединены со входами элемента ИЛИ 17, регистров 22 и 23, накопителя 25 и первыми входами сумматора 20. Выходы регистра 19 подключены к одним из входов компаратора 6 и вторым входам сумматора 20, выходы которого подключены ко входам элемента ИЛИ 21 и вторым входом мультиплексора 18. Выходы мультиплексора 18 подключены ко входам накопителя ll, выходы которого соединены со входами регистра 19. Выходы регистра 22 подключены к первым входам элементов ИЛИ 24 и входам накопителя 26. Выходы регистра 23 подключены ко вторым входам элементов

ИЛИ 24 и входам накопителя 27 . Выходы элементов ИЛИ 24 подключены к одним из входов регистра 15. Выходы счетчика 10 соединены с одним из входов генератора 2. Управляющие входы генераторов 1 и 2, блока 4, преобразователя 8 кодов, мультиплексоров 9 и 18, счетчика 10, накопителей 11, 12, 25, 26 и 27, регистров 15, 19, 22 и

23 подключены к одним из входов бло-. ка 3 управления, одни из входов которого подключены к выходам генераторов 1 и 2 и элементов ИЛИ 16, 17 и

21.

Работа устройства делится на два основных этапа: проверяющий этап и диагностический этап. Устройство осуществляет диагностику неисправностей .одновременно для нескольких микросхем памяти.

На проверяющем этапе осуществляется функциональная проверка микросхем памяти и фиксация для каждой микросхемы адресов сбойных ячеек, т.е. ячеек, при считывании из которых по крайней мере один раз было обнаружено несоответствие требуемой реакции.

Он начинается с установки генератора 2 в исходное состояние, мультиплексоров 18 и 9 на передачу сигналов соответственно с регистра 14 и генератора 2. В нулевое состояние устанавливаются счетчик 10, накопитель 11 и регистр 15. Все разряды регистра 19 устанавливаются в единичное состояние.

875469

Затем запускается генератор l, и генератор 2, тактируемый генератор 1, начинает вырабатывать последовательность .тестовых воздействий (ТВ} из исходной проверяющей тестовой последовательности (ТП) . Каждое ТВ состоит из сигналов управления и сигналов адресации, которые соответственно через блоки 8 и 9 передаются на входы блока 5, и в соответствии с сигналами временной развертки, формируемыми блоком 4, поступает на входы блока 13 (диагностируемых микросхем памяти).

Если Формируемое ТВ является операцией считывания, компаратор 6 сравнивает значение реакций на выходах блока 13 с требуемой реакцией, посту- 15 пающей с генератора 2 через. блок 8.

Формируемый на выходах блока 6 вектор несоответствий, в котором 1 указывает нж несовпадение реакций соответствующей микросхемы с требуемой 20 реакцзц й, записывается в регистры 14 и 15. Пфи ыж в регистре 15 происходит накапдщваиище векторов несоответствий путем суммирования по ИЛИ очередного значенмя вектора с содержимым регист- 5 ра 15. В случае наличия хотя бы одной 1 в регистре 14 (это Фиксирует элемент ИЛИ 16), блок 3 управления прерывает работу генератора 1, обеспечивает формирования цикла восстановления состояния сбойной ячейки и вырабатывает сигнал записи 1 s те разряды накопителя 11, которые соответствуют 1 на его входах, соединенных через мультиплексор 18 с выходами регистра 14. Код адреса, по которому производится запись, поступает на адресные. входы накопителя ll с выходов генератора 2 через мультиплексор 9. Таким образом, адрес сбойной ячейки для всех од- 40 новременно диагностируемых микросхем памяти Фиксируется путем записи 1 в соответствующие разряды накопителя 11, После этого блок 3 разрешает работу генератора l и генератор 2 на- 45 чинает вырабатывать очередные ТВ иэ исходной ТП. Процесс повторяется до окончания ТП. При этом в регистре 15 ,будут зафиксированы все неисправные микросхемы (об этом говорит наличие 50 1 s соответствующих разрядах регистра)у 0 на выходе элемента

ИЛИ 17 свидетельствует об исправности всех испытываемых микросхем. В этом случае их испытания заканчивается.

При обнаружении хотя бЫ одной неисправной микросхемы устройство переходит на диагностический этап, на котором осуществляется локализация неисправностей. Диагностический этап Щ включает три этапа: 1-ый - локализация неисправностей, эквивалентных неработоспособности одной или нескольких ячеек памяти (неисправности

1-го типа)» 2-й — локализация неис- щ5 правностей, чриводящих к.одновременной выборке двух или более ячеек памяти (неисправности 2-го типа); 3-й локализация неисправностей, характеризуемых взаимным влиянием ячеек памяти в режимах записи и считывания (неисправности 3-го типа).

Диагностический этап начинается с установки регистра 15 в нулевое состояние. После этого начинается опрос накопителя 11 путем последовательного изменения состояния счетчика 10, выходы которого через мультиплексор 9 подключены к адресным входам накопителя 11. Информация, считываемая с накопителя 11, передается в регистр

19. Вследствие присутствия нулевого кода на вторых входах сумматора 20, которые соединены с выходами регистра 15, сигналы с выхода регистра 19 без изменения передаются на входы элемента ИЛИ 21. Если на выходе ИЛИ

21 0 опрос продолжается. В противном случае опрос прерывается. Счетчик 10 фиксирует адрес сбойной ячейки, а l в регистре 19 указывает на микросхемы неисправные относительно сбойной ячейки.

B процессе проведения диагностического этапа выходы компаратора 6, соответствующие исправным относительно сбойных ячеек микросхемам, маскируются сигналами с выхода регистра 19.

Затем начинается 1-ый этап локализации неисправностей, при котором на блок 13 поступает последовательность из пяти операций: запись 0, saпись 1, считывание 1, запись 0, считывание 0 при обращении по адресу сбойной ячейки, Во время действия операции считывания к содержимому регистра 15 суммируется по

ИЛИ значения вектора несоответствий, постуйающего с выхода компаратора 6.

Таким образом 1 в регистре 15 указывают на те неисправные микросхемы, для которых проверяемая сбойная ячейка .является неработоспособной.

После этого в накопитель 25, в котором Фиксируются неисправности 1-го тица, по адресу., установленному на счетчике 10, переписывается информация иэ регистра 15. В накопитель 11 по тому же адресу записывается информация с выхода сумматора 20, который суммирует по модулю два содержимое регистров 15 и 19.. Затем блок 3 проверяет состояние выхода элемента ИЛИ

21. Если на этом выходе 0, блок 3 сбрасывает регистр 15 и возобновляет опрос накопителя. Если — 1 (это свидетельствует о том, что не для всех неисправных микросхем соответст-. вующая сбойная ячейка является неработоспособной), то B регистр 19 переписывается информация, записанная в накопителе 11 по адресу сбойной

875469

40 ячейки, и устройство переходит на вто. рой этап локализации неисправностей.

Второй этап начинается с установ.ки в нулевое состояние регистров 22 и 23, а всех разрядов регистра 15 в единичное состояние. Генератор 2 начинает вырабатывать специальную ТП, предназначенную для локализации неисправностей 2-ro типа.

На втором этапе генератор 2 вырабатывает периодически повторяющуюся последовательность управляющих сигналов: запись 0, запись 1, считывание 0 ... Во время действия операций запись 0 и считывание 0 мультиплексор 9.под действием сигнала с блока 3 передает на входы блока 5 адрес сбойной . ячейки с выхода счетчика .10, а во время действия операции запись 1 генератор 2 в соответствии с адресом, поступающим с выхода счетчика 10, вы- Щ рабатывает адрес, соответствующий ад. ресу ячейки, расположенной на той же стороне, что н проверяемая сбой ная ячейка. В результате формируется последовательность. запись 0 15

1 в сбойную ячейку, запись 1 в ячейку той же строки, считывание 0 из сбойной ячейки... Это повторяется для всех ячеек данной строки (за исключением проверяемой сбойной ячейки) при неизменном адресе сбойной ячейки. При каж- дом считывании из сбойной ячейки в регистр 15 заносится вектор несоответствий, причем он постоянно суммируется по И с предыдущим состоянием регистра. Состояние регистра 15 каждый раз анализируется на 0 элементом ИЛИ 17 . При обнаружении 0 испытание с помощью указанной последовательности прекращается.

Если при испытании данной последовательностью элемент ИЛИ 17 ни разу не обнаружил нулевое состояние регистра 15, неисправность 2-го типа обнаружена и в регистре 22 передается содержимое регистра 15, После этого, а также при обнаружении нулевого сотояния регистра, устройство начинает генерировать ту же последовательность, но с инверсным значением записываемой информации.

Если при испытании на данную инверсную последовательность регистр

15 ни разу не переходил в нулевое состояние, к содержимому регистра 22 по ИЛИ суммируется информация, находящаяся в регистре 15.

После этого все повторяется при обращении не к ячейкам строки, а к ячейкам столбца, на котором расположена сбойная ячейка. При оконча- Ц) нии как прямой, так и инверсной последовательностей информация из регистра 15 передается в регистр 23.

Затем содержимое регистров 22 и 23 переписывается соответственно в на- 65

/ копители 26 и 27, в которых фиксируются неисправности 2-го типа. Запись осуществляется по адресу, поступающему на адресные входы накопителей . через мультиплексор 9 с выходов счетчика 10.

Блок 24 осуществляет поразрядное суммирование по ИЛИ векторов, находящихся в регистрах 22 и 23. Результат суммирования передается в регистр 15. Затем сумматор 20 суммирует по модулю два содержимое регистров 15 и 19. Результат через мультиплексор 18 передается на входы накопителя 11, в который он записывается по адресу, установленному на счетчике 10. После этого анализируется состояние выхода элемента ИЛИ 21. Если обнаружен 0, блок 3 сбрасывает в 0 регистр 15 и возобновляет опрос накопителя 11. Если,на выходе ИЛИ

21 — 1, в регистр 19 переписывается информация, записанная в накопителе 11 по адресу сбойной ячейки, и устройство переходит на 3-й этап локализации неисправностей.

Третий этап представляет собой испытание на расширенную ТП для сбойной ячейки, адрес которой зафиксирован счетчиком 10. Перед началом формирования расширенной ТП блок 3 управления обеспечивает запись в накопитель 12 значения адреса сбойной ячейки.

Для формирования расширенной ТП блок 3 устанавливает генератор 2 на режим работы, при котором он формирует очередное ТВ по каждому нечетному тактовому импульсу, поступающему с генератора 1. Во время нечетного периода ТВ с выходов генератора 2 передается на входы диагностируемых микросхем памяти. Во время действия четного периода адресная часть ТВ поступает через мультиплексор 9 с выходов счетчика 10, а с выходов преобразователя 8 снимается управляющая часть

ТВ, соответствующая операции считывание . Требуемая реакция формируется генератором 2. Таким образом, расширенная TII представляет собой последовательность, образованную из исходной ТП путем вставления после каждого ТВ операции считывания из сбойной ячейки. После каждой дополнительной операции считывания блок 3 анализирует состояние выхода ИЛИ 16.

Если обнаружен 0, формирование расширенной TII продолжается. Если на выходе ИЛИ 16 1 (обнаружена неисправность 3-ro типа), блок 3 приостанавливает работу генератора 1, переключает мультиплексор 9 и преобразователь 8 на передачу сигналов с выхода генератора 2, и Формирует импульс записи в накопитель. 12 значения формируемого генератора 2 TB и вектора несоответствий, находящегося в регистре 14. После этого блок 3 форми10

875469 рует цикл восстановления состояния сбойной ячейки-и затем разрешает работу генератора 1. После окончания расширенной ТП блок 3 устанавливает в 0 регистр 15 и возобновляет onрос накопителя 11. -.

Работа устройства заканчивается при завершении опроса накопителя 11, При этом в накопителе 11 будут зафиксированы все ячейки памяти диагности.руемых микросхем, которые подвержены воздействию операций записи и считывания при обращении к другим ячейкам (неисправноСти 3-го типа) . В накопителе 12 находится информация, уточняющая указанные неисправности. Неисправности 1-ro типа зафиксированы 15 в накопителе. 25, а неисправности

2-ro типа " в накопителях 26 и 27 .

Использование предлагаемого устройства позволяет повысить эффективность Щ диагностических испытаний микросхем памяти путем обеспечения возможности расшифровки диагностической информации в процессе испытания. Кроме того, уменьшается время диагностики за счет возможности исключения испытаНия некоторых сбойных ячеек на расширенную ТП. Расшифровка диагностической информации и представление ее в удобном виде (в виде матриц отказов) позволяет существенно уменьшить требуемый объем накопителя 12, который в известном устройстве хранил информацию о всех ошибках.

ВНИИПИ Эаказ 9356/78

Тираж 648 Подписное

Филиал ППП Патент, r.Óæãopoä,óë.Ïðoeêòíàÿ,4

Формула изобретения

Устройство для контроля блоков полупроводниковой памяти по авт. св.

9 799021, о т л и ч а ю щ е е с я тем, что, с целью повышения надежнос-. ти устройства, оно содержит четвертый и пятый регистры, группу элементов ViJIH, третий четвертый и пятый накопители, причем входы четвертого и пятого регистров и третьего накопителя подключены к выходам второго регистра, .выходы четвертого регистра подключены к первым входам элементов

ИЛИ группы и входам четвертого накопителя, а выходы пятого регистра — ко вторым входам элементов ИЛИ группы и входам пятого накопителя, выходы элементов ИЛИ группы соединены с одним из входов второго регистра, адресные входы третьего, четвертого и пятого накопителей подключены к выходам первого мультиплексора, выходы третьего регистра подключены к одним из входов компаратора, выходы счетчика соединены с одними из входов генератора тестовых импульсов, одни из выходов блока управления подключены к управляющим входам третьего, четвертого и пятого регистров, а также

0 третьего, четвертого и пятого накопителей.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Р 799021, кл. G 11 С 29/00

18.04.79 (прототип) .