Устройство сопряжения контролируемого процессора с основной памятью

 

Оп ИСАНИЕ

ИЗОБРЕТЕН ИЯ

Х АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических республик

««8? 7550 (61) Дополнительное к авт. саид-ву (22) Зая ален о 04. 03. 80 (21) 2890501/1 8-24 (51)М. К>

G 06 F 11/22 с присоединением заявки М

Государотеениый комитет (23) Приоритет

Опубликовано 30.10.81 ° Бюллетень М 40

Дата опубликования описания 30. 10.81. по делам изобретений и отнрытий (53) УДК 681.325 (088.8) (72) Авторы изобретения

А.А.Шульгин, И.А.Коханов, И.А.Попова (71) Заявитель (54) УСТРОЙСТВО СОПРЯЖЕНИЯ КОНТРОЛИРУЕМОГО

ПРОЦЕССОРА С ОСНОВНОЙ ПАМЯТЬЮ

Изобретение относится к вычислительной технике.

Известно устройство, входящее в состав процессора, предназначенное для соттряжения основного процессора (ОП) с процессором в режиме двукратного расслоения и определения ошибок в считанной из ОП информации, содержащее регистр информации памяти, регистр адреса памяти, коммутатор шин

ОП, схему контроля информации,, считанной из ОП $1) .

Недостаток устройства заключается в том, что при обнаружении ошибки в считанной из ОП информации, работа процессора прерывается и для во-. зобновления требуется перезагрузка.

Время от момента загрузки до получения сигнала ошибки непроизводительно теряется.

Наиболее близким по техническои

20 сущности и достигаемому эффекту к предлагаемому является устройство со- пряжения основной памяти с процессо ром, содержащее по числу групп блоков памяти регистры адреса, информационные регистры и выходные регистры, узел коррекции, узлы выборки групп блоков памяти, два элемента

ИЛИ и узлы синхронизации по числу групп блоков памяти, формирователь корректирующего кода и группу элементов И-ИЛИ, соответственно соединенных первыми входами с группой выходов узла коррекции и первой группой информационных выходов устройства, первая группа информационных входов и группа адресных входов которого подключены соответственно ко входам информационных регистров и входам регистров адреса, выходы которых являются адресными выходами устройства, вторая группа информационных выходов устройства соединена с первыми информационнымн входами соответствующих выходных регистров, выходы группы элементов И-KIN соединены с соответствующими входами фор4

877550 мирователя корректирующего кода, выходы информационных регистров подключены к соответствующим входам первого элемента ИЛИ, выход которого соединен со вторым входом группы элемента И-ИЛИ, второй и третий информационные входы выходных регистров, первые выходы которых соединены с соответствующими выходами второй группы информационных выходов устройства, подключены соответственно к выходам элементов И-ИЛИ и выходам формирования корректирующего кода, вторые выходы выходных регистров соединены с соответствующими входами второго элемента ИЛИ, подключенного выходом ко входу узла коррекции, входы каждого узла синхронизации являются соответ-. ствующими управляющими входами устройства, первый, второй и третий выходы каждого узла синхронизации подключены к соответствующим управляющим входам одноименного выходного регистра, третий и четвертый выходы каждого узла синхронизации соединены соответственно управляющим входам узла выборки блока памяти, входы которого подключены к выходам соответствующих регистров адреса, а выход является управляющим выходом устройства. Данное устройство предназначено для сопряжения процессора, работающего в режиме четырехкратного расслоения с ОП, который разделен на 4 группы блоков, имеющих общие адресные и

35 информационные шины. Адресные и информа †. ционные регистры этих блоков находят ся в устройстве сопряжения. Данное устройство выполнено в виде четырех симметричных схем (2Э.

<о

Недостаток известного устройства заключается в том, что при возникновении ошибки памяти для продолжения работы необходима перезагрузка.

Для достижения поставленной цели 45 в устройство сопряжения контролируемого процессора с основной памятью, содержащее регистр реального адреса, группу регистров записываемой информации, регистр ошибок памяти, группу 50 регистров информации, триггер ошибки памяти, группу регистров адреса и триггер, при этом первый и второй входы регистра реального адреса являются соответственно первым и вторым адрес- 55 ными входами устройства, группа выходов регистра реального адреса подключена к группе входов каждого регистра адреса ) руппы, групп» выходов которых является адресными выходами устройства, входы регистров записываемой информации группы объединены и являются первой группой информационных входов устройства, выход каждого регистра записываемой информации группы подключен к соответствующему входу регистра информации группы, выходы котррых являются первой группой информационных выходов устройства и входы-выходы — входами-выходами, устройства, группа входов регистра ошибок памяти является группой контрольных входов устройства, первый выход регистра ошибок памяти подключен к первому входу триггера ошибки памяти, второй вход которого объединен с первым входом триггера ошибки, второй и третий выход которого является управляющими выходами устройства, введены коммутатор, шифратор, блок памяти, дополнительный регистр ошибок, буферный регистр адреса, коммутатор разрядов.

I адреса и триггер достоверности адреса, первый вход коммутатора является первым управляющим входом устройства, второй вход коммутатора подключен к первому выходу. блока памяти, первый вход которого объединен с выходом коммутатора И подкпючен к первому входу буферного регистра адреса, второй вход которого подключен к первому выходу регистра реального адреса, второй выход которого соединен с первым входом коммутатора разряда адреса, второй вход которого объединен с первым входом триггера достоверности адреса и подключен ко второму выходу блока памяти, второй вход которого является вторым управляющим входом устройства и объединен со входом дополнительного регистра адреса ошибок, и подключен к первому входу шифратора, второй вход которого подключен к выходу регистра ошибок памяти, выход шифратора подключен к третьему входу коммутатора разрядов адреса, выход которого соединен с третьим входом буферного регистра адреса, четвертый вход которого объединен со вторым входом триггера достоверности адреса, со вторым входом триггера ошибки памяти и подключен к первому выходу триггера ошибки, выход триггера достоверности адреса, буферного регистра адреса и первый выход триггера ошибки образуют вторую группу информационных выходов устройства, второй выход триг877550 гера ошибки памяти соединен со входом триггера ошибки.

Описание составлено для устройст ва сопряжения, работающего с четырьмя блоками памяти в режиме четырехкратного расслоения, На фиг. 1 показана структурная схема устройства; на фиг. 2 — схема блока управления; на фиг. 3 — схема блока достоверности адреса памяти, на 1О фиг1 4 — схема узла ошибок процессора.

Устройство содержит регистр 1 реального адреса, группу, регистров 2 адреса, группу регистров 3 записываемой информации, группу 4 регистров информации, коммутатор 5, триггер 6 достоверности адреса, блок 7 памяти, буферный регистр 8 адреса, дополнительный регистр 9 адреса, регистр 10 ошибок памяти, шифратор ll, коммутатор 12, триггер 13, триггер 14 ошибки, первый адресный вход 15 устройства, второй адресный вход 16 устройства, информационный вход 17 устройства, первую группу 18 управляющих входов, вторую группу 19 управляющих входов, адресные и информационные шины 20 памяти, первый информационный выход 21 устройства, второй .информационный выход 22 устройства, выход

23 прерываний, шину 24, управляющий выход 25 устройства, элемент НЕ 26, элемент ИЛИ-НЕ 27, триггер 28, элемент И-НЕ 29, триггер 30, элемент

И-НЕ 31, элемент ИЛИ-HE 32, элемент

НЕ 33, элемент И-НЕ 34, элемент ИЛИНЕ 35, группу 36-47 управляющих входов, выходы 48, 49, тригер 50, группу элементов 51, элемент HE 52 и группу 53 Ълементов,И, группу 54-64 управляющих выходов, выход 65, элементы

НЕ 66, элементы И 67, элементы ИНЕ 68, триггеры 69, элементы И 70, элементы НЕ 71, группу 72-83 управля-. ющих входов, выход 84.

Предлагаемое устройство предназначено для сопряжения процессора,.работающего в режимеп -кратного расслоения, с ОП разделенным íà и блоков, 50 каждый из которых имеет свою адресную и информационную шину., и обеспечения работоспособности процессора при возникновении ошибок в считанной из ОП информации. Адресные и информационные регистры блоков памяти находятся в

55 ,устройстве сопряжения.

Устройство работает следующим образом. б

В режиме и -кратного расслоения работа блоков памяти совмещается во времени. Адреса различных запросов в ОП последовательно замещают друг друга на входе 16. К моменту появления ошибки в считанной информации адрес сбойной ячейки, обычно, уже потерян. Одна из главных целей устройства — сохранение адреса сбойной ячейки и запись его в фиксированную ячейку ОП для обеспечения нормальной работы процессора после возникновения сбоя. Адрес сбойной ячейки ОП хранит ся в коммутаторе 5. Работа устройства основана на том, что в режиме расслоения последовательно запускаемые в

ОП на чтение адреса обычно имеют боль« шую группу тождественных разрядов.

Для сохранения адреса ячейки ОП его сбоем можно сохранить лишь общую часть адреса и восстановить изменяемую часть в момент получения сбоя вместо запоминания полных четырех адресов для блоков ОПl+ОП4. Изменяемой частью 24-разрядного адреса являются 19, 20-й разряды, которые адресуют номер блока ОП.

Разряды 21-23-й, адресующие номер байта в двойном слове, игнорируются и заполняются нулями. Восстановить 19, 20-й разряды можно в момент сбоя, определяя двоичный номер сбившегося блока памяти. Адреса запросов в ОП поступают на регистр 1 с первого адресного входа 15 от канала и со второго адресного входа 16 от процессора. Через группу регистров 2 адреса памяти адрес поступает с первого выхода регистра

1 в шины 20 памяти. Информация на запись в ОП поступает с информационного входа 17 устройства на группу

3 регистров и, далее, через группу

4 в шины 20 памяти. Считанная из 011 информация через группу 4 регистров поступает на первый информационный выход 21 устройства и далее в процессор, на схему контроля информации.

После того, как адрес запроса принят на регистр 1, он с выхода этого регистра поступает на вход регистра

8, причем основная часть адреса приходит с первого выхода регистра 1 на второй вход регистра 8, а изменяемая часть - со второго выхода регистра 1, через коммутатор 12 на третий вход регистра 8. Одновременно с адресом коммутатор 5 принимает группу управляющих признаков с первой группы 18 управляющих входов.

Коммутатор 5 определяет условия при877550

35 ема и хранения адреса в .буферном регистре 8 адреса. Адрес в регистр

8 помещается только при обращении в ОП процессора, так как канал сам обрабатывает свои сбои в считанной йз ОП информации и адрес сбойной ячейки ему не нужен. Адрес от процессора помещается в регистре 8 только при обращении на чтение или неполную запись. Лишь эти два вида обращения могут сопровождаться сбоем считанной информации, так как при полной записи в ячейку ОП сбои не возникают. В момент получения запроса коммутатор 12 пропускает 19-й !

5 и 20-й разряды адреса на регистр 8 со своего второго входа, который соединен со вторым выходом регистра 1.

Так работает коммутатор при отсутствии сбоя, и на регистре 8 записан адрес последней запущенной на чтение или неполную запись ячейки. После окончания операции считывания информация из ОП принимается на второй вход регистров 4 и со второго выхода регистров 4 выдается на первый информационный выход 21 устройства в процессор и на схемы контроля.

При появлении сбоя сигнал ошибки с шины 24 принимается на регистр 10 ошибок памяти, который под воздействием управляющих сигналов со второй,группы 19 управляющих входов определяет принадлежность ошибки процессору или каналу.

Ошибки канала игнорируются, а сбой процессора узел ошибок процес-+ сора пропускает на триггер 13 и на шифратор 11. Шифратор 11 кодирует сигнал сбоя какого-либо блока ОП в

40 соответствующие разряды адреса (19-й

20-й) и в двоичном виде выдает их на третий вход коммутатора 12. Блок

7 памяти следит за наличием необходимого адреса на регистре 8. Своим вторым выходом он устанавливает триггер 6 и управляет работой коммутатора 12 разрядов адреса. Если адрес достоверен, то блок 7 памяти дает в момент сбоя сигнал коммутатору 12 переключиться на перезапись 19, 20-ro разрядов, сформированных шифратором, и подает сигнал разрешения перезаписи на второй вход коммутатора 5, который дает, в свою очередь, с первого выхода сигнал записи этих разрядов в регистр 8.

Необходимость блока достоверности вызвана тем, что ЭВМ допускает частичное совмещение для операций неполной записи. В этом случае последующее обращение запирает адрес предыдущего до окончайия считывания и получения сбоя от первого запроса. В этом случае уже нельзя восстановить адреса сбойной ячейки, он оказывается неверным. Эта ситуация допускается ввиду ее малой вероятности и информацию о ней несет триггер 6 достоверности адреса, который в этом случае не устанавливается, и ошибка памяти не восстанавливается. Таким образом, после сбоя данные о нем хранятся в триггере 6 достоверности адреса, регистре 8, триггере 13, выходы которых образуют второй информационный выход 22 устройства. Со второго выхода триггера 13 сигнал ошибки передает-, ся на триггер 14, первым выходом- соединенный с выходом 23 в блок прерываний по тяжелой машинной ошибке.

Второй выход триггера 14 связан через коммутатор 5 с микропрограммой, которая переписывает информацию со второго информационного выхода устройства в фиксированную ячейку памяти. После этого с третьего выхода триггера 14 производится сброс триггера 6 достоверности адреса, регист.— ра 8, триггера 13 и они готовы к обработке следующей ошибки памяти. Затем в слове состояния программы указывается адрес программы обработчика машинных ошибок. Программа обработчика машинных ошибок, входящая в операционную систему, проверяет фиксированную ячейку ОП. Прочитав там адрес сбойной ячейки, сигнал сбоя.

ОП>бит достоверности адреса,„программа проверяет указанную сбойную ячейку ОП. Если ячейка ОП функционирует исправно и сбой был случайный, то с внешнего носителя производится подкачка данных в эту область памяти заново.

Если обнаруживается устойчивое повреждение ячейки — отказ, то эта область памяти не распределяется под задания и система продолжает работать. Результаты работы программы обработчика выводятся на консоль. При участившихся сообщениях системы о восстановлении сбоев необходимо вызвать инженера по оборудованию.

Коммутатор 5 предназначен для управления работой регистра 8. Входы

37-46 коммутатора 5 соединены с первой группой 18 управляющих входов.

На входы 37-40 поступают запросы в

8775

Дополнительный регистр 9 адреса (фиг. 3) производит анализ ошибок процессора и канала. Входы 54-64 устройства соединены со второй группой 19 управляющих входов. На входы

55-58 подаются сигналы запросов в

ОП 1 — ОП 4 на чтение, на вход 54 подается сигнал КАНАЛ и на триггерах

50 с 1-го по 4-й записаны биты присутствия. По ним можно определять в какие блоки обратился канал. На .входы 61-64 подаются сигналы ЗАП!

ЗАП4 в момент завершения считыва-. ния из блоков ОП 1 — ОП 4, а на вход 60 — сигнал СБОЙ. На группе 54 элементов И определяется номер сбойного блока ОП, а на группе 51 элементов И определяется принадлежность этого сбоя процессору. Только в случае сбоя процессора на выходе 65 появляет45

9 блоки ОП 1 — ОП 4. Элементы НЕ 26 и элемент И 27 образуют селектор, с которого выходит обобщенный запрос в ОП. На элемент И 29 поступает сигнал ПРОЦЕССОР со входа 41., ЧТЕНИЕ со входа 42, обобщенный запрос в ОП с выхода. элемента ИЛИ-НЕ 27, которые в отсутствие блокировки от блока 7 памяти со входа 36 образуют на выходе элемента И 29 обобщенный запрос процессора на чтение. На вход элеl мента И 34 приходят следующие сигналы: НЕПОЛНАЯ ЗАПИСЬ со входа 44, РАССЛОЕНИЕ со входа 45, КАНАЛ со входа 46 через элемент НЕ 34, обобщенный запрос в ОП с выхода элемента 27.

С выхода элемента 34 получают любой запрос процессора на неполную запись в ОП. С выхода элемента ИЛИ 35 получают любой запрос в ОП от процессора на чтение, который является вторым управляющим входом 49 устройства и управляет приемом адресов в регистр

8 по первому входу. Первый управляющий выход 48 с элемента ИЛИ 32 управляет записью в регистр 8 19, 20-го разрядов адреса. B момент получения адреса разрешенйе для записи получается с выхода элемента 29 через триггер 30 и элемент ИЛИ 32. В случае появления сбоя приходит сигнал ДОСТОВЕРНОСТЬ с выхода 47, и повторное разрешение на перезапись 19, 20-.ro разрядов снимается с выхода элемента

И 31 через элемент ИЛИ 32. Выкод 49, кроме того, соединен с входом блока

7 и управляет накоплением битов присутствия адреса на тоиггеоах 69.

50 10 ся сигнал, который управляет работой регистра 10 ошибок.

Входы 72-82 блока 7 памяти (фиг. 4) соединены со второй группой управляющих входов 19. Работа блока аналогична работе регистра 9. Здесь также происходит накопление битов присутствия по произведенному обращению В

ОП 1 — ОП 4 на триггерах 69. Разрешения на накопление битов присутствия приходят на вход 83 с выхода 49 ком- . мутатора 5. Отличие устройства состоит в том, что из триггеров 69 может быть возбужден только один. Это сделано на случай потери адреса сбойной ячейки при совмещении двух неполных записей и получении сбоя от первой из них.

При этом установка триггера 6 достоверности не производится, и адрес на регистр 8 считается недостоверным.

С выхода 84 выходит сигнал БЛОКИРОВКА в коммутатор 5 íà вход 36 для того, чтобы предохранить на регистре

8 адрес сбойной ячейки от замещения следующим адресом процессора, Реально подключаемая емкость памяти составляет 4 Мбит, т.е. четыре устройства основной памяти, и можно принять среднее время наработки на сбой такой системы l 0,0

Тсб. един. А

Среднее время потери Tä можно вычислить по формуле

Т от. =Т Ъбд+Т h где Т д — время с момента начала выполнения данного задания до момента получения сбоя; Т вЂ” время,,необходимое на повторную вынужденную загрузку операционной системы.

Среднее время, необходимое на повторную перезагрузку, равное 10 мин, и среднее Т одможно принять .равным

l0 мин. Коэффициент увеличения производительности 1,3% (коэффициент достоверности адреса Кд ъ 0,99). При

ТС 9 „он=25 ч среднее число сбоев в .год для одной машины составит 350, а общее потерянное время за год Т яот равно 117 ч. Стоимость работы одного часа 3ВМ составляет 140 руб.,отсюда годовой экономический эффект P составит только для одной ЭВМ не менее 16380 р.

Формула изобретения

Устройство сопряжения контролируемого процессора с основной памятью, 4

J1 87 содержащее регистр реального адре= са, группу регистров записываемой информации, регистр ошибок памяти, группу регистров информации, триггер ошибки памяти, группу регистров адреса и триггер, при этом первый и вто" рой входы регистра реального адреса являются соответственно первым и вторым адресными входами устройства, группа выходов регистра реального адреса подключена к группе входов каждого регистра адреса группы, груп а выходов которых является адресными выходами устройства, входы регистров записываемой информации группы объединены и являются первой группой информационных входов устройства, выход каждого регистра записываемой информации группы подключен1 к со" ответствующему входу регистра информации группы, выходы которых являются первой группой информационных выходов устройства и входы"выходывходами-выходами устройства, группа входов регистра. ошибок памяти является группой контрольных входов устройства, первый выход регистра ошибок памяти подключен к первому входу триггера ошибки памяти, второй вход которого объединен с первым входом триггера ошибки, второй и тре ий выход которого являются управляющими выходами устройства, о т— л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет предотвращения перегрузок при получении ошибок в счи таиной информации, в устройство введены коммутатор, шифратор, блок па-.. мяти, дополнительный регистр ошибок, . буферный регистр адреса, коммутатор разрядов адреса и триггер достоверности адреса, первый вход коммутато7550

l2 ра является первым управляющим вхо" дом устройства, второй вход коммутатора подключен к первому выходу блока памяти, первый вход которого объединен с выходом коммутатора и подключен к,первому входу буферного регистра адреса, второй вход которого подключен к первому выходу регистра реального адреса, второй выход которого соединен с первым входом коммутатора разрядов адреса, второй вход которого объединен с первым входом триггера достоверности адреса и подключен к второму выходу блока памяти, второй вход .которого является вторым управляющим входом устройства, объединен с входом дополнительного регистра адреса ошибок и подключен к первому входу шифратора, второй вход которого подключен к выходу регистра ошибок памяти, выход шифратора подключен к третьему входу коммутатора разрядов адреса, выход которого соединен с третьим входом бу1 ферного регистра адреса, четвертый вход которого объединен с вторым вхо, дом триггера достоверности адреса, с вторым входом триггера ошибки памяти и подключен к первому выходу триггера ошибки, выход триггера достоверности адреса, буфефяого регистра адреса и первый выход триггера ошибки образуют вторую группу информационных выходов устройства, второй выход триггера ошибки памяти. соединен с входом

35 триггера ошибки.

Источники информации, принятые во внимание при экспертизе

1. Авторское сзидетельство СССР

N - 283685, кл. G 06 F 9/06, 1969.

2i Авторское свидетельство СССР

N - 736105, кл. G 06 F 13/00, 1977 (прототип).