Регистр сдвига

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республнк

<и 877618 (6I ) Дополнительное к авт. сви1т-ву (5I)M. Кя.

G l l С 19/00 (22)За«алене 15,02.80 (21) 2883218/18-25 с лрисоеднненнеш заяви» М (23 т Приоритет

ЭкудврстаемН кенитвт

СССР ив двлви нзебрвтешт11 н открыт«11

Опубликовано 30.10.81. Бюллетень ¹40

Дата овубликования описан««30,! О. 81, (53) УДК 681.327, .66(088.8) (72) Авторы изобретения

В.Ф.Мочалов, В.Я.Колесников и В.Л.Лысен (711 Заявитель (54) РЕГИСТР СДВИГА!

Изобретение относится к вычисли- тельной технике и предназначено для распределения входных импульсов» а также импульсов, длительность которых равна периоду следования входных импульсов, по m выходным шинам (ш=k

1с+1, k+2,...,n), (где .k — номер разряда, на управляющий вход которого подан сигнал управления, an — число разрядов регистра).

Известно устройство, которое со"держит в каждом разряде триггер па-. мяти и логические элементы 1.11.

Однако это устройство выполнено на большом количестве оборудования ° что существенно снижает общую надем13 ность устройства. Кроме того, оно не позволяет распределить входные сигналы по выходным шинам.

Наиболее близким к предлагаемому ао технической сущности является регистр сдвига, содержащий коммутационный триггер и W р аaзsр я до вs, каждый as которых содержит основной триггер, вспомогательный триггер н логический элемент И-НЕ (2).

Недостатком известного устройства является его сложность.

Цель изобретения — упрощение устройства.

Поставленная цель достигается тем, что в регистр сдвига, содержащий ячейки памяти, каждая из которых состоит из триггера и из первого элемента И-HE первый коммутирующий триггер, первый выход которого соединен с первыми входами первых элементов И-НЕ, вторые входы которых подключены соответственно к шинам управления, первый вход первого ком- мутационного триггера соединен со входом,регистра сдвига, введены второй коммутационный триггер, а в каждую ячейку памяти — второй элемент И-НЕ причем первые входы вторых элементов И-НЕ соединены со входом регистра сдвига, второй .вход второго эле» мента И-НВ каждой ячейки памяти, кро877618 4 ме первой и последней, соединен с первым выходом триггера предыдущей ячейки памяти; третий вход второго элемента И-НЕ каждой ячейки памяти соединен с выходом второго элемента, И-HE с первым входом триггера.и выходом предыдущей ячейки памяти„ выход второго элемента И-НЕ каждой ячейки памяти соединен с первым входом триггера и выходом данной ячейки памяти и с одним из входов второго элемента И-НЕ последующей ячейки памяти, второй вход триггера каждой ячейки памяти соединен с выходом второго элемента И-НЕ и с вы* ходом последующей ячейки памяти третий вход триггера каждой ячейки памяти соединен с выходом первого элемента И-НЕ последующей ячейки памяти, четвертый вход триггера каждой ячейки памяти соединен с одним из вы- ходов триггера последующей ячейки памяти, третьи входы первых элементов И-НЕ ячеек памяти соединены со вторым входом первого коммутационного триггера и с выходом последней ячейки памяти, выход триггера которой соединен с третьим входом первого коммутационного триггера, второй выход которого соединен с одним из входов триггера последней ячейки памяти, первый вход которого коммутационного триггера соединен с выходом первого элемента И-НЕ первой ячейки памяти, второй .вход второго коммутационного триггера подключен к одному из выходов триггера первой ячейки памяти, третий вход второго коммутационного триггера соединен с выходом первого элемента И-НЕ и с выходом-первой ячейки памяти, выход второго коммутационного триггера соединен со вторым входом второго элемента И-НЕ первой ячейки памяти.

На чертеже изображена функциональ. ная схема регистра сдвига.

Регистр содержит ячейки 1-4 памяти (на чертеже показаны только четыре ячейки памяти), первые элементы

И-HE 5-8, вторые элементы И-НЕ 9-12, триггеры 13-16 ячеек 1-4 памяти, первый 17 и второй 18 коммутационные триггеры, вход 19 регистра сдвига, шины 20-23 управления и выходы 2427 регистра сдвига.

УстройствЬ работает следующим об- 55 разом.

В исходном состоянии триггер четвертой ячейки 4 памяти установлен в единичное состояние, а триггеры 13l5 остальных ячеек памяти 1-3 и триггер 18 установлены в нулевое состояние (шина установки на чертеже не показана). Входной сигнал, подаваемый на вход 19, отсутствует (равен логическому нулю), В этом случае на.выходах триггера 17 будет сигнал, равный логической единице. .Пусть, например, на шинах 20, 22 23 присутствует логический нуль, а на шине 21 — логическая единица.

Тогда на выходах элементов И-НЕ 5, 7, 8 будет сигнал, равный логической единице, а на выходе элемента

И-НЕ 6 — логический нуль, который установит триггер 13 в единичное состояние.

Поэтому с приходом первого входного сигнала на вход 19 на нулевом выходе, триггера 17 появляется сигнал, равный логическому нулю, который

/ устанавливает триггер 16 последней ячейки 4 памяти в нулевое состояние.

Одновременно на выходе элемента

-HE 10 появляется сигнал, равный логическому нулю, который устанавлива- ет триггер !4 в единичное состояние, при этом на нулевом выходе триггера

13 установится сигнал, равный лобйческой единице. Наличие связи с выхода элемента И-НЕ 10 на вход элемента И-НЕ ll,è на единичный вход триггера !3 препятствует появлению на их выходах логического нуля во время действия первого входного сигнала. После окончания действия первого входного сигнала на нулевом выходе триггера 17 установится t сигнал, равный логической единице, а на единичном выходе триггера 17 " логический нуль, который закрывает элементы И-НЕ 5-8. На единичном выходе триггера !3 установится сигнал, равный логическому нулю, который закроет элементы И-НЕ 5-8, На единичном выходе триггера 13 установится сигнал, равный логическому нулю, который закроет элемент И-НЕ 10.

Таким образом, на выходе элемента

И-НЕ 10 будет сформирован сигнал, дли" тельность которого равна длительности входного сигнала, и который с выхода 25 может быть распределен по. одной из последующих выходных шин, С приходом второго сигнала на вход

19 на выходе элемента И-НЕ 11 появляется сигнал, равный логическому нулю, который устанавливает триггер ки памяти вспомогательный триггер, что ведет к сокращению количества логических элементов, повышению надежности, уменьшению потребляемой мощности, Формула изобретения

Регистр сдвига„ содержащий ячейки памяти, каждая из которых сос" тоит из триггера и из элемента И-НЕ, первый коммутационный триггер, первый выход которого соединен с первыми входами первых элементов И-HE вторые входы которых подключены к шинам управления, первый вход первого коммутационного триггера соединен со входом регистра сдвига, о т л и ч аю шийся тем, что, с целью упрощения регистра сдвига, в него введены второй коммутационный триггер, а в каждую. ячейку памяти — второй элемент И-НЕ, причем первые входы вторых элементов И-НЕ соединены со входом регистра сдвига, второй вход второго элемента И-НЕ каждой ячейки памяти, кроме первой и последней, соединен с первым выходом триггере предыдущей ячейки памяти, третий вход второго элемента И-HE каждой ячейки памяти соединен с выходом второго элемента И-НЕ, с первым входом триггера и выходом предыдущей ячейки памяти, выход второго элемента И-НЕ каждой ячейки памяти соединен с первым входом триггера и выходом данной ячейки памяти и с одним из входов второго элемента И-НЕ последующей ячейки памяти, второй вход триггера каждой ячейки памяти соединен с выходом второго элемента И-НЕ и с выходом последующей ячейки памяти, третий вход триггера каждой ячейки памяти соединен с выходом первого элемента И-НЕ последующей ячейки памяти, четвертый вход триггера каждой ячейки памя- ти соединен с одним из выходов триггера последующей ячейки памяти, тре". тьи входы первых элементов И-НЕ ячеек памяти соединены со вторым входом первого коммутационного триггера ы с выходом последней ячейки памяти, выход триггера которой соединен с третьим входом первого коммутационного триггера, второй выход которого соединен с одним из входов триггера последней ячейки памяти, первый вход второго триггера соединен с выходом

5 877618

15 в единичное состояние, при этом на нулевом выходе триггера 14 появляется сигнал, равный логической еди" нице. Наличие связи с выхода элемента

И-НЕ 11 на вход элемента И-HE !2 и на единичный вход триггера 14 препятствует появлению на их выходах логического нуля во время действия второго входного сигнала. После окончания действия второго входного сиг- 10 нала на единичном выходе триггера

14 появляется сигнал, равный логическому нулю, который закроет элемент И-НЕ II. Таким образом, с выхода 2Ь может быть распределен по сле- 5 дующей выходной шине сигнал, длительность которого равна длительности входного импульса.

Аналогичным образом с приходом третьего входного сигнала на выходе элемента И-НЕ 12 появляется сигнап, равный логическому нулю, который устанавливает триггер 16 в единичное состояние, при этом на нулевом выходе триггера 15 появляется сигнал, равный логической единице, а на единичном выходе триггера 17 — логическая единица. Наличие связи с выхода элемента И-НЕ 12 на единичный вход .триггера 15, на нулевой вход триггера 17 и на входы элементов И-НЙ 5-8 препятствует появлению на их выходах логического нуля во время действия третьего входного сигнала.

После окончания действия третьего входного сигнала на единичном выходе триггера 15 появляется сигнал, равный логическому нулю, который закроет элемент И-НЕ 12, а с выхода

27 может быть распределен сигнал, плительность которого равна длительности входного импульса.

Видно, что после окончания действия третьего входного сигнала регистр опять находится в исходном аос45 тоянии. Если не произойдет изменения сигналов на шинах 20-23, то цикл работы регистра повторится.

Аналогичным образом при наличии на управляющем входе первого элемента

И-HE n-ro (n=l, 2, З,...,N) разряда

50 сигнала, равного логической единице, будет осуществляться распределение сигналов по m (m=K, K+1, K+2,...,n) °

Ф выходным шинам.

Введение в известный регистр сдЭи55 . га второго триггера, а в каждую ячейку памяти — второго элемента. И-НЕ, позволяет исключить из каядой ячей877618

Корректор Г.Basaposa.

Составитель А. Воронин

Редактор Е.Папп Техред:.С. Йигунова;

Заказ 9625 77 Тираж 6 8 ° 1.Подписное

ВНИИПИ Государственного комитата СССР по делам изобретений и открйтий

113035, Москва, М- 35, Рауяская .наб, д. 4/5

Филиал ППП Патент, r. Ужгород, ул. Проектная, первого элемента И-НЕ первой ячейки памяти, второй вход второго триггера подключен к одному из выходон триггера первой ячейки памяти, третий вход второго триггера соединен с выходом первого элементА И-НЕ, выход второго триггера соединен со вторым входом второго элемента И-НЕ первой ячейки памяти.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство CCCE

У 497637, кл. G 11 С 19/00, 1972.

2. Авторское свидетельство СССР

И 552638, кл. 6 11 С 19/00, 1975 (прототип).