Усилитель считывания на моп-транзисторах /его варианты/

 

О П И С А Н И Е ()883968

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскик

Социалистическик

Республик (6l ) Дополнительное к авт. свил-ву (22) Заявлено 20 ° 02 ° 80 (21) 2885138/18-24 (51) М. Кл. с присоединением заявки М

11 С 7/00

Н 03 К 5/02

flscyaaраткввы11 камнтат

СССР (23) Приоритет

Опубликовано 23 ° 11 ° 81 ° Бюллетень № 43

Дата опубликования описания 23 ° 11 ° 81 аа делам кзабретеккй к аткрыткв (53) УДК 681.327 (088.8) (72) Авторы изобретения

A.А.Кассихин и А.О.Романов (71) Заявитель (54) УСИЛИТЕЛЬ СЧИТЫВАНИЯ НА МОП-ТРАНЗИСТОРАХ (ЕГО ВАРИАНТЫ) Изобретение относится к области запоминающих устройств и может быть использовано при создании постоянных запоминающих устройств, например, на лавинно-инжекционных транзисторах с плавающими затворами с электрической записью и ультрафиолетовым стиранием информации.

Известны усилители считывания на

З

МОП-транзисторах для матричного накопителя на лавинно-инжекционных тран о зисторах с плавающим затвором (11 и (2).

Один из известных усилителей выполнен по схеме дифференциального усили15 теля, причем к одному его входу через средства дешифрации подключена разрядная шина столбца матричного накопителя, к другому - опорный элемент, эквивалентный ячейке памяти (11 .

Недостатком этого усилителя считывания является низкое быстродействие при работе с матричным накопителем на лавинно-инжекционных транзисторах с плавающим затвором, который характеризуется большими значениями емкостей разрядных шин и малыми токами ячеек памяти, при которых требуется длинный интервал времени для формирования ячейкой памяти на входе усилителя считывания перепада напряжения, достаточного для его переключения.

Из известных усилителей считывания наиболее близким техническим решением к изобретению является усилитель считывания, содержащий МОПтранзисторы с первого по восьмой, причем стоки первого, третьего, пятого, шестого и восьмого транзисторов соединены с шиной питания, истоки второго и седьмого транзисторов подключены к шине нулевого потенциала, а затворы соединены между собой и с истоками третьего, четвер- того и восьмого транзисторов, исток и затвор первого транзистора соединены между собой, со стоком второго

883968 транзистора и с затворами третьего и четвертого транзисторов, сток четвертого транзистора подключен к истоку и затвору пятого транзистора, сток седьмого транзистора соединен с истоком и затвором шестого и с затвором восьмого транзисторов(2

Недостатком этого усилителя является низкое быстродействие. Например, при выборке ячейки памяти с ло- >р гической единицей вслед за выборкой ячейки с логическим нулем низкое быстродействие обусловлено длительным интервалом времени, который необходим для ввода одного из транзисторов усилителя в проводящее состояние.

Цель изобретения — повышение быстродействия усилителя считывания.

Поставленная цель достигается тем, что в усилитель считывания на ИОП-тран- в зисторах, содержащий первый, второй третий, четвертый и пятый транзисторы, причем стоки первого, третьего и пятого транзисторов подключены к шине питания, затвор первого транзистора соединен со стоком второго транзистора, истоком первого транзистора и затворами третьего и четвертого транзисторов, исток третьего транзистора подключен к затвору второго транзистора и истоку четвертого транзистора, сток которого соединен с затвором и истоком пятого транзистора и является выходом усилителя, исток второго транзистора подключен к шине

35 нулевого потенциала, введены ключевой элемент и управляющий элемент, выполненный в виде транзистора, сток которого подключен к истоку четвертого транзистора, а исток и затвор являются соответственно информационным и управляющим входами усилителя, вход и выход ключевого элемента соединены соответственно со стоком и истоком четвертого транзистора.

При этом ключевой элемент целесообразно выполнить на двух транзисторах, причем исток первого транзистора соединен со стоком и затвором второго транзистора, исток которого подключен к шине нулевого потенциала, затвор и сток первого транзистора являются соответственно входом и выходом ключевого элемента.

Второй вариант усилителя считывания на ИОП-транзисторах отличается от первого тем, что в нем затворы третьего и четвертого транзисторов не соединены между собой, затвор второго и исток третьего транзисторов подключены к стоку четвертого транзистора, а не к стоку шестого и истоку четвертого транзисторов, как это сделано в первом варианте усилителя считывания. При этом затвор четвертого транзйстора соединен с шиной постоянного потенциала.

Преимуществом второго варианта усилителя считывания является постоянство потенциала на затворе четвертого транзистора, связанного затвором с шиной постоянного потенциала, предупреждающее его падение за счет емкостной связи затвора и канала этого транзистора при уменьшении потенциала канала, происходящего при сбросе выходного напряжения при считывании кода единицы и снижение его проводимости, а также исключение влияния различий пороговых напряжений третьего и четвертого транзистора, неизбежно возникающих в ходе их изготовления, поскольку они в нем не имеют эквипотенциальных истоков и эквипотенциальных затворов.

На фиг. 1 изображена принципиальная схема первого варианта усилителя считывания на NOll-транзисторах, на фиг.2 - принципиальная схема второго варианта усилителя.

Усилитель считывания на ИОП-тран-. зисторах по первому варианту (фиг.1) с.одержит первый 1, второй 2, третий четвертый 4 и пятый 5 транзисторы, являющиеся соответственно нагрузочным, логическим, ограничительным, разделительным и нагрузочными тран зисторами. Усилитель также содержит управляющий элемент на транзисторах

6, а также транзисторы 7 и 8, образующие ключевой элемент 9.

Затвор и исток транзистора 1 обедненного типа и сток транзистора 2 обогащенного типа с высоким пороговым напряжением соединяются в узле 10, образуя выходной узел инверторного каскада. К нему подключен затвор транзистора 3 обогащенного типа и транзистора 4 обогащенного типа, истоки которых соединяются в узле 11, служащем входом инверторного каскада на транзисторах 1 и 2, К стоку транзистора 4 подключен затвором и истоком транзистор 5 обедненного типа, образуя выходной узел l2, являющийся выходом усилителя. С этим узлом связан также затвор транзистора 7 обогащенного типа с высоким

83968, Ь

15

55

5 8 пороговым напряжением, подключенного стоком к узлу ll, а истоком — к стоку и затвору транзистора 8 обогащенного типа. Между входом 13 усилителя считывания и истоком транзистора 4 включен транзистор обогащенного типа 6, затвор которого является управляющим входом 14, служащий для управления записью (считыванием) . Истоки транзистора 2 и транзистора 8 соединены с шиной нулевого потенциала 15, Стоки транзисторов 1,3, и подключены к шине 16 питания. Для совместной работы с матричным накопителем усилитель считывания подключается к нему таким образом, что его вход

13 соединен с шиной ввода (вывода матричного накопителя и посредством соединительных элементов в нем и благодаря средствам дешифрации в конечном счете - к конкретной ячейке ,памяти, состоящей, например из лавинно-инжекционного транзистора с плавающим затвором (не показаны) .

Усилитель работает следующим образом.

В матричном накопителе выбрана ячейка памяти с хранением кода единицы, и, следовательно, проводящая ток, затем выбирается ячейка памяти с логическим нулем (непроводящая), а затем снова с логической единицей.

Коду единица отвечает протекание тока из входной цепи усилителя считывания в матричный накопитель. Этот ток понижает потенциал на его шине ввода .(вывода) и на входе 13 усилителя считывания. Поскольку при считывании транзистор 6 постоянно включен высоким напряжением на входе 14, понижается потенциал и в узле 11. При близком к высокому пороговому напряжению транзистора 2 потенциале в узле 11 выходное напряжение инверторного каскада в узле 10 является высоким и включающим транзисторы 3 и 4.

Вследствие проводимости транзистора 4 и тока транзистора 5, выбранного меньшим тока незапрограммированного (в состоянии логической единицы) элемента памяти, напряжение в выходном узле 12 близко к напряжению в узле 11 и недостаточно для включения элемента 9. Порог его включения должен быть вь!ше порогового напряжения тр"нзистора 2, но ниже потенциала шины питания 16. Это напряжение недостаточно для включения транзистора 7

Е0

55 обогащенного типа с высоким пороговым напряжением увеличенным эффек. 1 том от смещения потенциала его истока относительно потенциала подложки, равного обычно потенциалу шины 15, возникающего за счет транзистора 8 в диодном включении. Определяющим низкое напряжение на входе 13 усилителя считывания при проводящем элементе памяти является транзистор

3, установившееся значение напряжения на истоке которого несколько выше порогового напряжения транзистора 2. За счет этого превышения стабильное напряжение на его стоке ниже потенциала шины 16 питания и близко к запирающему транзистору 3 по затвору уровню. Это определяется отпирающим напряжением на затворе транзистора 3, вызывающим ток, уравновешивающий избыточный над током транзистора 5 ток ячейки памяти.

Благодаря большой ширине канала и тому, что исток и затвор транзистора связаны инверторным каскадом на ,транзисторах 1 и 2, при увеличении этого избыточного тока входное напряжение меняет мало, так как для увеличения тока транзистора 3 достаточно небольшого падения потенциала на затворе транзистора 2. Это падение потенциала многократно усиливается инвертором, имеющим большой коэффициент усиления из-за близости входного напряже" ния к пороговому и стабильной по току нагрузки и приводит к более существенному увеличению потенциала затвора транзистора 3 которое вместе

) с уменьшением потенциала истока, хотя и значительно меньшим, намного увеличивает ток транзистора 3 в пологой области характеристики.

В тот момент, когда выбирается непроводящая ячейка памяти с кодом нуля, ток из входной цепи в матричный накопитель прекращается и токи транзистора 5 и транзистора 3 становятся неуравновешенными. Стабильное состояние непрерывного считывания единицы разрушается и начинается переход к нулевому состоянию. Эти нескомпенсированные токи приводят к почти моментальному небольшому скачку потенциала в узле 11, а также на входе 13 и на шинах в матричном накопителе, соединяющих входной узел со стоком ячейки памяти, увеличивающему ток тран=-истора 2 и понижающему его стоковый потенциал. Понижение напряжения на стоке транзистора 2 почти сразу же запирает транзистор 3, который, благодаря значительной ширине канала, может иметь малое отпирающее напряжение, и транзистор 4, отсоединяю5 щий транзистор 9 от узла 11 и входа

13, позволяя увеличиваться его затsop - истоковому потенциалу в зыходном узле 12.

Включение элемента 9 при достаточ- t6 но высоком потенциале в выходном узле 12, но меньшем потенциале шины 16 питания является обратным по отношению к скачку потенциала на входе процессом и снова вводит транзистор 4 и транзистор 3 в проводящее состояние.

Для устранения вносимых соединительными шинами с большими емкостями задержек, вызывающих колебательный неустановившийся процесс между вхо- И дом 13 и истоком транзистора 4 — узлом 11 установлен транзистор 6, проводимость которого обеспечена в режиме считывания связью затвора с положительным входом 14, непрерывно имеющим высокий потенциал в режиме считывания (равный, например, потенциалу шины питания 16I . При наличии транзистора 6 с определенной проводимостью переходной процесс не носит ко- зО лебательного характера, а исчерпывается некоторым превышением напряжения в выходном узле 12 его конечного значения и последующим почти незамедлительным возвратом к этому конечному значению, близкому к порогу включения элемента 9. Такое выходное напряжение предпочтительно, потому что в обычном случае достижение заданного уровня со стороны низких значений напряжения происходит с уменьшающейся скоростью, а в этом случае кривая нарастания потенциала между низким исходным значением и точкой на ней, соответствующей конечному значению, .является почти прямой линией.

При этом конечном значении выходного напряжения ток нагрузки, который входит в элемент 9, а затем и в шину 1, несколько меньше тока при низком напряжении на выходе.

Любое появление дополнительного тока заземления на ьходе 13 помимо текущего через элемент 9, например, при

H переходе к единичной проводящеи ячейке памяти в матричном накопителе, почти незамедлительно отражается на выходном потенциале благодаР»ому, что достаточно исключи тельно малого отрицательного перепада напряжения на входе, чтобы широ коканальный транзистор 4 был способен пропустить больший ток, от которого транзистор 5 резко уменьшил бы свой затвор-истоковый потенциал, который рассматривается как выходной.

Сразу после выбора проводящего элемента проводимость транзистора 4 еще мала за счет того, что состояние равновесия требует от него малого тока, равного току транзистора 5 и элемента 9, и это изменение совершается вначале медленно. Впоследствии оно протекает намного быстрее и весь переход требует времени

20-40 нс. При этом проводимость транзистора 6, которая не должна быть значительной величиной, а иметь определенный предел, предотвращающий колебания выходного напряжения при счить>вании нуля, при практических значениях емкостей соединительных шин и параметрах транзисторов усилителя считывания имеет настолько высокую величину, что она не влияет на скорость, с которой считывается код логической единицы.

При переходе в единичное состояние из-за малого изменения напряжения на затворе транзистора 2 он слабо изменяет свою проводимость и свой стоковый потенциал, и увеличение проводимости транзистора 4 осуществляется по ти исключительно благодаря изменению истокового, а не затворного потенциала. Напряжение на затворе транзистора 4 может даже незначително понизиться на время из-за емкостной связи затвора с каналом и слабости нагрузки транзистора, которая необходима для стабильности схемы при считывании логической единицы, Однако зто падение потенциала на затворе транзистора 4 не является существенно влияющим на задержку усилителя считывания. По истечении определенного времени разряда падение входного потенциала становится заметной для инвертора на транзистора 1 и 2 величиной и он возбуждает транзистор 3, ограничивающий входное напряжение на его наиболее низком уровне. Разница напряжений, отвечающих единичному и нулевому состояниям на истоке транзистора 3 составляет всего около 30 мВ.

883968

Усилитель считывания на МОП-транзисторах по второму варианту .содержит (фиг. 2) те же транзисторы

1-8, что и по первому варианту (фиг. 1) . Затвор и исток транзис- S тора 1 обедненного типа в узле 10 соединены со стоком транзистора 2 с высоким пороговым напряжением для образования инверторного каскада, а также с затвором транзистора 3, обогащенного типа, исток которого соединен с затвором транзистора 2. Исток транзистора 4 обогащенного типа соединен с узлом 11, его сток подключен к затвору и истоку транзистора обедненного типа для образования выходного узла 12, являющегося выходом усилителя. К этому же узлу 12 подключены исток транзистора 3 и затвор транзистора 2, а также управляющий вход элемента 9, выход которого подключен к узлу 11, к которому также подключен сток транзистора 6 обогащенного типа. Исток транзистора

6 подключен ко входу 13, его затворк управляющему входу 14, служащему для управления записью (считыванием)

Исток транзистора 2 соединен с шиной 15 нулевого потенциала. Стоки транзисторов 1,3 и 5 соединены с

30 шиной 16 питания. Затвор транзистора 4 соединен с шиной 17 постоянного потенциала. При подключении к матричному накопителю вход 13 соединен с шиной ввода (вывода матричного накопителя) (не показана) и, посредством.ее, благодаря цепям дешифрации к конкретной ячейке памяти в нем,например, содержащей лавинноинжекционный транзистор с плавающим 40 затвором (не показаны).

Пусть подключенная к шине ввода (вывода) матричного накопителя ячейка памяти не была запрограммирована и проводит. Ее ток вызывает разряд и понижение потенциала шины ввода (вывода) матричного накопителя и вход 13 усилителя считывания. При проведении считывания потенциал вход 14 высокий и транзистор 6 прово- в дит ° При разряде входа 13 разряжается также узел 11, и транзистор 4 оказывается в проводящем состоянии, поскольку потенциал шины 17, к которому подключен его затвор, при работе ss выше его порогового напряжения. Ток транзистора 4 разряжает выходной узел 12, так как транзистор обедненного типа 5 имеет ток, меньший тока ячейки памяти в единичном состоянии. Низкому потенциалу в выходном узле 12 отвечает высокий потенциал выходного узла 10 инверторного каскада на транзисторах 1 и 2. Этот высокий потенциал включает транзистор

3, противодействующий падению потенциала выходного узла 12. В установившемся состоянии напряжение в выходном узле 12 несколько превышает высокое пороговое напряжение транзистора 2, за счет включения которого напряжение в узле 10 ниже напряжения на шине 16 питания и такое, что ток транзистора 3, определяемый потенциалом узла 10 на его затворе и потенциалом выходного узла 12 на его истоке, равен разности между током ячейки памяти и током нагрузочного транзистора 5. Этот ток лавинно-инжекционного запоминающего транзистора с плавающим затвором мал, поэтому разделительный транзистор 4, на затворе которого потенциал ниже высокого порогового напряжения транзистора 2, и следовательно, ниже потенциала на ere стоке (узел 12) на некоторую не являющуюся очень малой величину, имеющий обычно большую ширину канала, характеризуется очень малой степенью отпирания и его истоковый потен" циал, почти равный потенциалу вход.ного узла, отличается от потенциала шины 17 постоянного потенциала на величину порогового напряжения и очень малую величину.Эта малая величина определяет малый ток транзистора 4, равный току ячейки памяти в единичном состоянии. Поскольку напряжение в выходном узле 12 находится на самом низком уровне и вблизи высокого порогового напряжения транзистора 2, то цепь заземления истока транзистора 4, включающая в себя элемент 9, тока не проводит.

Когда вслед за этим осуществляется выборка ячейки памяти с логическим нулем, не проводящая тока, транзисторы 3 и 4, проводящие при выборке ячейки памяти с хранимой логической единицей, а первый момент продолжают проводить, вызывая заряд входа

13 через транзисторы 4 и 6.

Вследствие уменьшающейся при заряде узла 11 проводимости транзистора 4

883968

12 его ток становится меньше тока нагрузочного транзистора 5. За счет этой разности токов происходит заряд транзистором 9 выходного узла усилителя считывания 12. Повышение потенциала в узле 12, с которым связан затвор логического транзистора инверторного каскада 2, понижает потенциал его выходного узла 10 и запирает транзистор 3, связанный затвором с 16 этим узлом. За счет продолжения процесса заряда выходного узла 12 нагрузочным транзистором 5, идущего благодаря повышению потенциала на истоке транзистора 4 и значительному )3 уменьшению его проводимости по сравнению с этой величиной при считывании логической единицы, почти без препятствий, достигается порог включения элемента 9 и при его превышении oí 26 начинает проводить. В истоковой цепи транзистора 4 появляется дополнительный ток, который способствует уменьшению выходного напряжения. Благодаря транзистору 6 и подбору парамет- 23 ров его канала, новое состояние является стабильным и выходное напряжение в узле 12 превышает порог включения элемента 9 на величину, при которой его ток равен току транзис- уе тора 5. В установившемся состоянии ток элемента 9 равен току транзистора 4 и равен току транзистора 5.

Предлагаемый усилитель считывания

- 1его варианты) при применении его в схеме постоянного запоминающего устройства íà и -канальных лавинно-инжекционных транзисторах с плавающими затворами имеют приблизительно вчетверо лучшее быстродействие, чем известный. Это позволяет ориентировочно, согласно произведенным на ЭВМ расчетам переходных процессов, повысить быстродействие этих устройств на 25-403 без увеличения потребляемой ими мощности, а лишь только за счет более быстрого реагирования, усилителей считывания на сигналы ячеек памяти.

Формула изобретения

1. Усилитель считывания на ИОПтранзисторах, содержащий первый, втоЫ рой, третий, четвертый и пятый транзисторы, причем стоки первого, третьего и пятого транзисторов подключены к шине питания, затвор первого транзистора соединен со стоком второго транзистора, истоком первого транзистора и затворами третьего и четвертого транзисторов, исток третьего транзистора подключен к затвору второго транзистора и истоку четвертого транзистора, сток которого соединен с затвором и истоком пятого транзистора и является выходом усилителя, исток второго транзистора подключен к шине нулевого потенциала, отличающийся тем, что, с целью повышения быстродействия усилителя, QH содержит ключевой элемент и управляющий элемент, выполненный в виде транзистора, сток которого подключен к истоку четвертого транзистора, а исток и затвор являются соответственно информационным и управляющим входами усилителя, вход и выход ключевого элемента соединены соответственно со стоком и истоком четвертого транзистора.

?. Усилитель по п.1, о т л и ч а юшийся тем, что, ключевой элемент содержит транзисторы, причем исток первого транзистора соединен со стоком и затвором второго транзистора, исток которого подключен к шине нулевого потенциала, затвор и сток первого транзистора являются соответственно входом и выходом ключевого элемента °

3. Усилитель считывания на ИОПтранзисторах, содержащий первый, второй, третий, четвертый и пятый транзисторы, причем стоки первого, третьего и пятого транзисторов подключены к шине питания, затвор первого транзистора подключен к стоку второго транзистора, истоку первого транзистора и затвору третьего транзистора, исток которого соединен с затвором второго транзистора, исток которого подключен к шине нулевого потенциала, сток четвертого транзистора подключен к затвору и истоку пятого транзистора и является выходом усилителя, о т л и ч а ю щ и йс я тем, что, с целью повышения быстродействия усилителя, он содержит ключевой элемент и управляющий элемент, выполненный s виде транзистора, сток которого подключен к истоку четвертого транзистора, а затвор и исток являются соответственно управляющим и информационным входами усили883968

14 фиа2

БНИИПИ Заказ 10240/77 Тираж 648 Подписное

Филиал ППП "Патент", г.ужгород,ул.Проектная, 4,теля, исток третьего транзистора подключен к истоку четвертого транзистора, затвор которого соединен с шиной постоянного потенциала, вход и выход ключевого элемента соединены соот- 5 ветственно со стоком и истоком четвертого транзистора.

Источники информации, принятые во внимание при экспертизе

1. Патент Великобритании 91523744, кл. G 4 А, опублик. 1978.

2. Патент США Ю 4103189, кл. 307/270, опублик. 1978 (прото- тип) .