Усилитель считывания

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советски к

Социапистическик

Реснубпик (1858093 (61) Дополнительное.к авт. свид-ву— (22)Заявлено 27. }2, 7п (24),2866477/18-24 с присоединеннею заявки .% (23) Приоритет

Опубликовано 23 ° 08 81° . Бюллетень .% 31

Э (5()М. Кл.

G 11 С 7/00 тввударставиаы44 квинтет

СССР ю делаю азабретеиик и еткрытн44 (53) У,П,К 628. 327.. 6 (088. 8) Дата опубликования описания 23.08.81 (72) Авторы изобретения

Ю.ВеБеленький, В.С.Кугаро и lf.И.Т@ЙЩЩЩц,у ) з

НА Тт)4 П40

Государственное союзное конструкторайедНСЕдр "зтехнологическое бюро по проектироЖащюрс)аридных и Опытный завод (74) Заявители (54) УСИЛИТЕЛЬ СЧИТЫВАНИЯ

Изобретение относится к микроэлектронике и может быть использовано в микросхемах постоянной памяти иа ИДП-элементах.

В постоянных запоминающих устройствах (ПЗУ) на МДП-транзисторах.

S считывающим элементом традиционно яв.4тялся ключевой транзистор инвертора, передающий сигнал на выходной каскад, tO

Это решение определяло невысокое быстродействие ПЗУ, поскольку для формирования сигнала. на выходе приходилось ожидать полного перезаряда емкости разрядной шины. !

С целью увеличения быстродействия

ПЗУ в них в качестве считывающего элемента стали использовать дифференциальные усилители (ДУ), разработанные первоначально для схем дина-. > мических однотранзнсторных ОЗУ, которые принципиально требуют высокой чувствительности считывающего устройства.

При использовании ДУ в ПЗУ отпадает необходимость ожидать полного переключения разрядной шины. ДУ воспринимает начальное изменение потейциала столбца и формирует с высокой скоростью сигналы для выходного кас- када.

Известны несколько вариантов реализации дифференциальных усилителей (11.

Такие схемы, обеспечивая высокую скорость считывания и чувствительность до 100 мВ, обладают, в то же время, рядом недостатков: а) схемы ДУ относительно сложны и зайимает на кристалле заметную площадьу б) некоторые из них потребляют значительную мощность от источника питания за счет наличия сквозного тока; в) ДУ требуют сложной диаграюы тактовых импульсов ТИ, что приводит к затратам мощности в генератора

ТИ а, кроме того, усложняет. расчет

858093 схемы и уменьшает ее помехозащищенность;

Г) существенным недостатком схем

ДУ является и то, что это наиболее сложные узлы микросхемы и они предьявляют жесткие требования к качеству технологического процесса, особенно к разбросам параметров элементов, что снижает надежность схемы. ДУ чувствительны к помехам, возникающим в БИС при переключениях логических вентилей и требуют тщательной прора,ботки конструкторских решений, Наиболее близким к предложенному является усилитель с переносом заряда. Этот считывающий элемент представляет собой ДУ, в котором для создания приемпемого разбаланса на входе использован транзистор с переносом заряда, играющий роль предварительного усилителя,что позволяет увеличить чувствительность схемы до

60 мВ (2 1

Усилитель обладает перечисленными выше недостатками, присущими схемам с ДУ, но при высокой чувствительности (60 мВ ) имеет сравнительно низкое быстродействие.

Цель изобретения — упрощение усилителя, увеличение его помехозащищенности и надежности.

Поставленная цель достигается тем, что в усилитель считывания, содержащий транзистор с переносом заряда шины постоянного питания, шину тактового питания и шину считывания, введены шина выборки, конденсатор связи, включенный между стоком транзистора с переносом заряда и выходом усилителя, разрядный транзистор, включенный между выходом усилителя и шиной нулевого потенциала, а также первый и второй зарядные транзисторы, стоки

Ь которых соединены с шиной питания, а истоки соответственно с шинами считывания и выходной, шину выборки, при этом затвор первого зарядного транзистора соединен с шиной выборки и затвором разрядного транзистора, а затвор второго зарядного тран— зистора с тактовой шиной.

На фиг.1 представлена схема усилителя считывания; на фиг.2 — временная диаграмма работы схемы.

Схема содержит шину 1 считывания, шину 2 выходную, конденсатор 3 связи, nway 4 выборки, шину 5 тактовую, транзистор Ь зарядный, тактируемый сигналом выборки, транзистор ? за50

55 характеристик транзистора может достигать 207.

Таким образом, транзистор 14 находится в режиме отсечки, поскольку напряжение между его затвором и истоком с учетом влияния подложки меньше порогового напряжения (V cop )

Уи V (1 1) < Vïîð рядный тактируемый сигналом 5, транзистор 8 разрядный, шину 9 опорного напряжения,, шину 10 питания, шину

1! нулевого потенциала, конденсатор

12 считывания, конденсатор 13 выходной, транзистор 14 переноса заряда.

Усилитель работает следующим образомм.

В течение периода восстановлеto ния (отсутствие сигнала в выборки) емкости 15 и 19 и шнн матрицы на— копителн заряжаются через транзисторы 22 и 21 до напряжения \/1? -Чй

3 В. В это же время шина 1 заряжается через транзистор 6 до напряжения Ч4 - Ч, - 6В, а выходная шина

2 приобретает потенциал общей шины

15 через открытый транзистор.8.

С появлением сигнала PK (низкое напряжение на шинах 4 и 17 на шине 5 формируется короткий (длитсльность

10-15 нс) импульс с амглитудой 9В, который заряжает емкость 13 выходной шины до 6В. Конденсатор 3 связи передает часть потенциала в шину 1 в соответствии с коэффициентом переда чи, определяемым отношением

Сз

Минимизируя С < и выбирая велйчийу

С можно получить коэффициент переЪ зо дачи близкий к единице.

После появления сигнала ВК начинают срабатывать адресные регистры и дешифраторы ПЗУ. Время срабатывания этих цепей больше длительности импульса на шине 5, Одновременно с

35 ростом напряжения на шинах дешифраторов Х И У начинается падение напряжения на столбце 20 и разрядной шине 16 (если в выбранной шине матрицы сформирован транзистор) .

К этому моменту в шинах предлагаемой схемы имеются следующие напряжения: Vqg = Vg(P ЗВ; \l, — 11 В;

V g — 6В; V -4, 8 В (опорное напряжение) .

Приближенные значения напряжений объясняются тем, что они получены расчетом на ЭВМ, при .котором используется математическая модель транзистора. Погрешность модели в описании

858093 где — коэффициент влияния подложки °

Если теперь столбец 20 и разрядная шина 16 начинают разряжаться через транзистор 18 и транзистор матрицы накопителя (не показан) то

) транзистор 14 открывается и заряд с емкости 12 переносится на емкость 15, Поскольку емкость разрядной шины

С много больше емкости С напряжение в шине 1 быстро уменьшается. 10

Это уменьшение через конденсатор связи передается в шину 2 с коэффициентом передачи Сз /С +С, который также близок к единице. В результате чего напряжение в выходной шине снижается д5 до величины порогового напряжения (Ч ) значительно раньше, чем на

АОР разрядной шине. Так при расчете схемы для типичных параметров и-канальной ИДП -технологии получили время 2о срабатывания предлагаемой схемы примерно 10 нс, считая с момента начала падения напряжения на разрядной шине до момента, когда напряжение в выходной шине достигнет величины;- 25

V . Такое время срабатывания можпор но признать вполне удовлетворительным, так как быстрее срабатывают лишь лучшие из ДУ.

Если разряда столбца и разрядной Зо шины не происходит, то и в шинах

1 и 2 сохраняются высокие потенциалы, образовавшиеся за время действия тактового сигнала на шине 5. После окончания импульса ВК происходит 35 восстановление начального состояния схем с помощью зарядных и разрядного транзистора.

° Таким образом, предложена схема, управляемая двумя импульсами, один. 4о иэ которых — сигнал выборки кристалла, а второй — короткий импульс, Форм4ру емый по срезу импульса, ВК. Схема не потребляет мощности в режиме хранВния, не потребляет активной составляющей тока от источника. Схема проста по сравнению с иэвестнваа варй. антами ДУ, а по быстродействию уступает лишь лучшим из них.

Формула изобретения

Усилитель считывания, содержащий транзистор с переносом заряда, анны постоянного питания, шину тактового питания и шину считывания, о т л ич а ю шийся тем, что, с целью упрощения усилителя, увеличения его помехозащнщенности и надежности, он содержит конденсатор связи, включенный между стоком транзистора с нереносом заряда и выходом усилителя, разрядный транзистор, включенный между выходом усилителя и шиной нулевого потенциала, а также первый и второй зарядные транзисторы, стоки которых соединены с шиной питания, а истоки соответственно с шинами считывания и выходной, шину выборки, при этом затвор первого зарядного транзистора соединен с шиной выборки н затвором разрядного транзистора, а затвор второго зарядного транзистора соединен с тактовой шиной.

Источники информацииs принятые во внимание при экспертизе

Патент СБА, кл, 340 173

Ф 4031524, опублик. 1978. ЕЕЕ Solid-State С1пса1ts. Vol.

1 l, Ф S, 1976, р. 596 (прототип) .

858093

Ю

28

Составитель В. Горданова

Редактор В. Иванова Техред А . Ач Корректор У. Пономаренко Заказ 7255/84 тираж 645 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

1!3035, Москва, %-35, Раушская наб., д. 4/5

Филиал ППП "Патент",.г. Ужгород, ул. Проектная, 4