Устройство для умножения

 

Союз Советских

Социалистических

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ С ВИДЕ ТЕПЬСТВУ

»»894703 (61) Дополнительное к авт, саид-ву (22) Заявлено 290280 (21) 2888389/18-24 (51)M. Кл.

06 F 7/52 с присоединением заявки лй>

Государственный комитет (23) Приоритет (53) УДК 681.325 (088.8) по делам изобретений и открытий

Опубликовано 30.1 2.81. Бюллетень Рй> 48

Дата опубликования описания 30.12.81 (72) Авторы изобретения

Л.B. Дербунович и В.В. Иатилло

Харьковский ордена Ленина политехнический институт им. В.И. Ленина (71) Заявитель (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ

Изобретение относится к цифровой вычислительной технике и может быть использовано в цифровых вычислительных устройствах высокой информационной производительности.

Известно синхронное устройство для учножения двух двоичных чисел, быстродействие которого зависит от частоты синхросигналов, величина которой ограничена максимально допустимой задержкой элементов самой длинной цепочки 1 ).

При этом реальные переходные процессы в схеме, как правило, завершаются существенно раньше, а быст15 родействие элементов недоиспользуется.

Увеличение быстродействия устройств в таком случае хотя и возможно, но сопряжено с риском потери работоспособности, из-за того, что всего один или несколько схемных элементов имеют временные параметры, находящиеся на границе поля допуска, кроме того, такой подход увеличивает вероятность сбоев в процессе эксплуатации.

Наиболее близким к предлагаемому является устройство матричного типа, реагирующее на изменение входного сигнала со скоростью, определяемой реальными задержками в элементах, содержащее блок формирования частичных произведений и блок суммирования частичных произведений, содержащий одноразрядные сумматоры, сгруппиро" ванные в (и-1) линеек no n одноразрядных сумматоров в каждой линейке, причем выход младшего разряда блока формирования частичных гроизведений, выходы первых одноразрядных сумматоров каждой линейки и выходы одноразрядных сумматоров (и-1)-й линейки являются соответствующими выходами устройства, первый информационный вход с -ro одноразрядного сумматора каждой линейки, .начиная со второй, соединен с выходом суммы g.+1)-ro одноразрядного сумматора предыдущей

89 линейки (3= 1,..., n- l ), информационные входы одноразрядных сумматоров первой линейки, вторые информационные входы E --x одноразрядных сумматоров каждой линейки, начиная со второй, информационные входы и-х одноразрядных сумматоров всех линеек и входы переноса одноразрядных сумматоров первой линейки соединены с соответствующими по весу разрядными выходами блока формирования частичных произведений (2 ).

Однако известные асинхронные схемы не могут работать с предельной для используемых элементов частотой -. требование к частоте следования синхроимпульсов в синхронных схемах здесь заменяется требованием к частоте изменения входных сигналов. Частота изменения входных сигналов в асинхронных схемах также рассчитывается, исходя из максимально допустимых задержек элементов самой длин-. ной цепочки..

Цель изобретения — увеличение быстродействия устройства для умножения за счет обеспечения работы по реальным задержкам одноразрядных двоичных сумматоров и индикации моментов окончания переходных процессов.

Поставленная цель достигается тем, что в устройство дополнительно введены элементы И, ИЛИ, НЕ, элементы ИЛИ индикации, элемент задержки, причем парафазные выходы переноса первых одноразрядных сумматоров каждой линейки и одноразрядных сумматоров (n- 1)-й линейки соединены со входами соответствующих элементов ИЛИ индикации, выходы которых являются выходами признака окончания работы устройства, парафазные выходы переноса каждого j-ro одноразрядного сумматора i-й линейки (j.=2,...,n 1=1, ...n-2) соединены со входами (j-1)-ro элемента ИЛИ, выход которого соединен с первыми входами элементов И соответствующей пары элементов И, выходы которых соединены с парафазным входом переноса()-1)-ro одноразрядного сумматора (i+1)-й линейки, а вторые входы соединены с парафазным"выходом переноса соответствующе>

ro одноразрядного сумматора i-й линейки, инверсные входы переноса одноразрядных сумматоров первой линейки соединены с выходами соответствующих элементов НЕ, входы которых соединены с соответствующими по весу

4703 4 разрядными выходами блока формирования частичных произведений, а также с прямым входом переноса одноразрядных сумматоров первой линейки, управ$ ляющие входы одноразрядных сумматоров всех линеек соединены с выходом элемента И, первый вход которого подключен к выходу элемента задержки, вход которого соединен со вторым вхо10 дом элемента И, а также с входом запуска устройства.

На фиг.l представлено четырехразрядное устройство для умножения, функциональная схема; на фиг.2 - yc15 ловное обозначение сумматора с индикацией момента окончания переходного процесса. Аналогично строятся устройства для умножения любого порядка.

Устройство для умножения содержит логические элементы И 1 и 2, логические элементы НЕ 3, логические элементы ИЛИ 4 и 5, двоичные сумматоры

6-17 с индикацией момента окончания переходного процесса, а также элемент 18 временной задержки. Входы

А1 >Ag>РЗ> А4 и входы B > В > В3>

В - входы двоичных сомножителей А и В (в данном случае четырехразрядных), где индекс — разряд сомножителя с учетом его веса.

Вход Z - -вход, приводящий устройство в рабочее и инертное состояния.

Выходы С,...,С.,...,СВ- выходы

И разрядов произведения С (i — разряд произведения с учетом его веса).

Выходы 1;1,...,1 1> eL — выходы индикации моментов завершения переходных процессов в соответствующих

40 разрядах произведения.

Схема комбинационного сумматора с индикацией момента окончания переходного процесса описывается следующей системой булевых выражений:

45 х = аЬу„z;

x<= aby< z + аЬу1 z + aby z;

x = аЬу z + аЬу z + аЬу z;

x4= aby zÄ

5=х +х

УР У,.= х,5+ х1, У = x4S + х, где а, Ь - входы сигналов слагаемых, у,у - входы нулевого и единичного переносов иэ преды35 дущего разряда (сигналы завершения переходного процесса в предыдущем разряде);

894703 4 -о ,где t - максимальное время пееахи реходного процесса в логическом элементе И при переходе из "1" в "О", 9 С„„ „ - максимальное время переходного процесса в сумматоре при переходе действительного состояния в инертное, 1О 4-О максимальное время переходного процесса в логическом элементе ИЛИ при переходе "1" в "0", и определяется элементной.ба15 зои, в которои выполняется устройство для умножения.

Второй этап — рабочий. На входах

Устройства Ар Ак А3 А, В, В2, В В4 устанавливаются сигналы, соответствующие разрядам двоичных сомножителей А(А1, А, А, А g )и B(B, В, В, В4) . По установлении этих сигналов на вход z подается сигнал "1", приводящий устройство в рабочее сос" таяние. Сигнал со входа z, через время, определяемое элементом 18 задержки, поступает на входы сумматоров 6-17. Эадержка сигнала "1" необходима для того, чтобы на выходах логических элементов И 1 и логических элементов НЕ 3 успел завершиться переходный процесс до прихода "1" на входы z сумматоров 6-17. УсловиЭВ ем правильной работы сумматоров 6- lj с индикацией момента окончания переходного процесса является неизменность сигналов а, Ь, у„, у во время сложения. Величина элемента задерж Э ки 18 определяется и с ХИ эмахНЕ n;;g И д 0. t + t — с ., (2) вход сигнала, приводящего схему сумматора в инертное состояние, характеризующееся набором выходных переменных Sy< у (0,0,0); выход сигнала суммы, у,у — выходы соответственно ну1 левого и единичного переносов (сигналы завершения переходного процесса в сумматоре).

Истинность сумматора с индикацией момента окончания переходного процесса представлена в таблице

Сумматор работает в два этапа..

Первый этап. На вход г подается сигнал "О", который приводит сумматор в инертное состояние Sy у (0,0, О). Второй этап. После установления на входах а и Ь слагаемых сигналов сигнал на входе z переводится в "1".

Сумматор находится в состоянии ожидания разрешения на сложение от предыдущего разряда, или другого источника разрешающего сигнала. Сигналом разрешения является появление "1" на любом из входов у или у, которые одновременно несут информацию о переносе из предыдущего разряда

"О" или "1". При появлении "1" на у„ или у сумматора производит сложение и. вырабатывает сигналы результата, а также сигнал завершения переходного процесса "1" на выходе у

1 или выходе у, несущие одновременно информацию о "О"-переносе или "1"переносе.

Устройство для умножения работает в два этапа.

Первый этап — этап гашения. На вход z устройства для умножения подается сигнал "О", который через соединенный с этим входом элемент И 2 поступает на входы z сумматоров 6-17.

При этом сумматоры 6- 17 переходят в инертное состояние, а на выходах логических элементов ИЛИ 4 и 5 устанавливается сигнал "О", который запирает логические элементы И 2. На этом заканчивается первый этап - старая информация гасится, устройство готово к умножению. Время t переходного процесса на первом этапе ограничено следующей величиной:

Ф «2xtl О + +с 1-О махи мах + мох или (") где 6, — величина элемента задержки 18, 43 л

-с. - максимальное время переходного процесса в логическом элементе И;

1 х„ - максимальное время переходного процесса в логическом элементе НЕ, 1 -„ 1,1- минимальное время переходного процесса в логическом элементе И при переходе из

"О" в "1".

Следовательно, по установлении на выходах элементов И 1 сигналов частичных произведений А В1, А"В, А В, АхВ4, а также на выходах эле89

Аналогично маторов 11-17 ния частичных ной процесс в ментов НЕ 3 сигналов у,, на входы z сумматоров 6- 17 поступает сигнал "1".

При этом сумматоры 6-17 переходят из инертного состояния в состояние ожидания разрешения на сложение. Так как на входах .уА и у> сумматоров 6-9 сигналы разрешения на сложение уже установлены, суммирование частичных произведений начинается с этих сумматоров 6-9, и распространяется последовательно на остальные сумматоры 10- 17. включение сумматоров 10- 17 в процесс суммирования происходит .по правилу: сигнал разрешения на сложение у = у от предыдущего сумматора передается -на входы у1 и у последующего сумматора при условии, что на входах а .и b последующего сумматора слагаемые уже установились.

Так, например, разрешение на сложе ние от сумматора 6 сумматору 10 поступает только в том случае, если сумматор 7 произвел суммирование и выработал сигнал завершения переходного процесса. Это вызывает появление "1" на выходе логического элемента ИЛИ 4, подсоединенного к входам у, у„ сумматора 7. Эта "1" открывает логичес" кие элементы И 2, подсоединенные выходами к сумматору 10, обеспечивая тем самым передачу разрешения на сложение.от сумматора 6 к сумматору 10.

При этом на входе сумматора 10 сигнал слагаемого уже установился (на входе "0" сигнал постоянный - нулевой), т,е. выполняется условие правильной работы сумматора с индикацией момента окончания переходного процесса. проходит включение сумв процесс суммировапроизведений, Переходустройстве закончится

4703 8 и на выходах С1, С„,...,С установится результат умйожения в момент, когда на выходе L = Lg логического элемента ИЛИ 5 появится сигнал "Еди3 ница" .

К выходам у„.,у сумматоров 6, 10, 14, 15 и 16 подсоединены логические элементы ИЛИ 5 на выходах L<,L>,...l. этих элементов получаются сигналы индикации момента завершения переходных процессов при получении результата умножения соответс венно

2,3,...,6 разрядов произведения. 3авершение переходного процесса в nepI8 вом разряде произведения индицируется на выходе 1-1, являющемся выходом логического элемента И 2, вход которого соединен с элементом 18 задерж— ки. Ha Lq сигнал появляется, исходя иэ t „ и. Момент завершения переходного процесса на разрядах 7 и 8 индицируется на выходе J,q= L который индицирует одновременно и. момент завершения переходного процесса во всем устройстве для умножения. Поразрядная индикация моментов .завершения переходных процессов позволяет использовать результат по мере поступления каждого разряда произведеЗО ния. Это значительно расширит функциональные возможности устройства.

Таким образом, обеспечение работы устройства для умножения по реальным задержкам одноразрядных двоичных

И сумматоров позволяет повысить быстродействие устройства примерно в

К 1о0п раз, где n - количество сумматоров в самой длинной цепочке. Это достигается в том случае, ig если устройство для умножения работает в системе, способной эффективно использовать устройство с переменной задержкой.

0 0

1 0 0

1 0 0

1 0 1

1 0 1

0 0

0 0 1

1 1 1

0 1 1

0 О

894703

Продолжение таблицы

3 1

5 1 6

0 1 1

1 0 0

0 0 0

1 1 0

0 0

0 1 0

0 1 0

0 1 1

0 1 1

Формула изобретения

1 j 2 4

Устройство для умножения, содержащее блок формирования частичных произведений и блок суммирования частичных произведений, содержащий одноразрядные сумматоры, сгруппированные в (n-1) линеек по и одноразрядных сумматоров в каждой линейке, причем выход младшего разряда блока формирования частичных произведений, выходы первых одноразрядных сумматоров каждой линейки и выходы одноразрядных сумматоров (п-1)-й линейки являются соответствующими выходами устройства, первый информационный вход 8-го одноразрядного сумматора каждой линейки, начиная со второй, соединен с выходом суммы (i+1) — го одноразрядного сумматора предыдущей линейки (8=1,...,n-1), информационные входы одноразрядных сумматоров первой линейки, вторые информационные входы 8-х одноразрядных сумматоров каждой линейки, начиная со второй, информационные входы и-х одноразрядных сумматоров всех линеек и входы переноса одноразрядных сумматоров первой линейки соединены с соответствующими по весу разрядными выходами блока формирования частичных произведений, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия в устройство дополнительно введены элементы И, ИЛИ, НЕ, элементы ИЛИ индикации, элемент задержки, причем парафазные выходы переноса первых одноразрядных сумматороа каждой линейки и одноразрядных сумматоров (n-1)-й линейки соединены со входами соответствующих элементов ИЛИ индикации, выходы которых являются выходами признака окончания работы устройства, парафаэные выходы пере20 носа каждого j-го одноразрядного сумматора i-й линейки (j=2,...n,i=1,..., и-2) соединены со входами (j-1)-го элемента ИЛИ, выход которого соединен с первыми входами элементов И со2S ответствующей пары элементов И, выходы которых соединены с парафазным входом переноса (j- 1)-го одноразрядного сумматора (i+1)-й линейки, а вторые входы соединены с парафаэным

30 выходом переноса соответствующего одноразрядного сумматора 1-й линейки, инверсные входы переноса одноразрядных сумматоров первой линейки соединены с выходами соответствующих элементов НЕ, входы которых соединены с соответствующими по весу разрядными выходами блока формирования частичных произведений, а также с прямым входом переноса одноразрядных сумматоров первой линейки, управляющие входы одноразрядных сумматоров всех линеек соединены с выходом элемента И, первый вход которого подключен к выходу элемента задержки, вход которого соединен со вторым входом элемента И, а также с входом запуска устройства.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР .й 608157, кл. G 06 F 7/50, 1969.

2. Папернов А.А. Логические основы цифровой вычислительной техники. M., "Советское радио", 1972, с. 219 (прототип).

894703

Составитель Л.Медведева

Редактор Е. Дичинская Техред A. Ац Корректор У. Пономаренко, Заказ 11490/78 Тираж 748 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Филиал ППП "Патент", г.Ужгород, ул.Проектная,4