Устройство для деления

 

4 >

В.А. Китаев и P.Ï. Иихайлов . "-.СЖ. :й,". .".,- :, «1 (72) Авторы изобретения

Опытное производственно-техническое пре фриятие по созданию, наладке и.внедрению средст и сибФем- автоматизации прокатного и трубного прфезво@4щд:,"-.,-...;

"Урапчерметавтоматика" (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ

Изобретение относится к вычислительной технике и может быть исполь-, зовано ь автоматизированных цифровых системах обработки данных.

Известно устройство для деления, содержащее регистр делимого, регистр делителя, буферный регистр, ключ, триггер, счетчик, блок фиксации окончания деления, распределитель импульсов, две группы элементов И и элемент ИЛИ (1).

Однако это устройство имеет низкую надежность и недостаточное быстродействие, избыточность оборудования и сложное конструктивное исполнение отдельных элементов.

Кроме того, в устройстве для деления при наличии в делителе хотя бы двух находящихся рядом нулей в процессе деления возникает сбой, так как одновременно срабатывают два (или больше - no количеству рядом, стоящих нулей ) соседних элемента И, а на вход распределителя через элемент ИЛИ поступит только один запускающий его сигнал, который подключит выход рас-: пределителя на следующий (очередной) разряд регистров делимого и делителя,: в то время, как необходимо подключитЬ| выход к более. старшему (ненулевому) разряду. Этот сбой внесет погрешность в результат деления. При наличии нуля во всех разрядах делителя, т.е. ког!

О да делитель равен нулю, в этом устройстве все равно будет производиться деление и выдаваться какой-то резуль" тат..Кроме того, из-за отсутствия в устройстве управления всеми поразряд33 ными элементами И возможен (в начальный момент счета) сигнал помехи от элемента ll младшего разряда регистра, работающего в направлении сложения или вычитания. Наличие в составе устройства буферного регистра с группой поразрядных элементов И, триггера управления, а также конструктивное выполнение обоих регистров делителя ре версивным существенно усложняют кон3 90386 струкцию устройства и его функциональные связи.

Кроме того, в этом устройстве для выполнения только одного цикла вычитания необходймо l0 и счетных импульсов, где и - число десятичных разрядов регистра делителя (буферного регистра), а для выполнения всей операции деления, следовательно, необходимо 10 n-m, где m - -значение частно-,io г го от деления, т.е. количество циклов вычитания в процессе деления двух ,чисел. . Наиболее близким по технической сущности к предлагаемому является устройство для деления, содержащее коммутатор импульсов, счетчик делимого, счетчик частного, блок фиксации окончания деления, блок сравнения, блок задания делителя, причем информационный вход коммутатора импульсов подключен к тактовому входу устройства, а выходы соединены с соответствующими поразрядными входами счетчика делимого, выход которого соединен со входом блока фиксации окончания деления, блок сравнения, состоящий из 1 1 поразрядных узлов сравнения, где Ичисло разрядов делителя, первые входы которых соединены с соответствующими поразрядными выходамиьблока задания делителя (2 j

Недостатком известного устройства является избыточность аппаратуры.

Цель изобретения - сокращение количества оборудования, Поставленная цель достигается тем, что в устройство введены два элемента ИЛИ, элемент задержки, счетчик и и элементов памяти,,причем выходы коммутатора импульсов соединены со входами первого элемента ИЛИ, выход которого соединен cd счетным входом счетчика, вход установки в ноль которого соединен с выходом второго эпе" мента ИЛИ, поразрядные выходы счетчика соответственно соединены со вторыми входами поразрядных узлов сравнения, выходы которых подключены к первым входам соответствующих weментов памяти, вторые входы которых объединены и подключены к выходу эпе» мента задержки, выход 1-го элемента памяти (i=. 1,2,...,п) соединен с третьим входом (i+1)-го поразрядного уз-, ла сравнения, с i-им входом второго элемента ИЛИ и i-им управляющим входом коммутатора импульсов, выход И-го элемента памяти соединен со входом

7 4 счетчика частного, входом элемента задержки, с п-ын входомвторого элемента ИЛИ и -и-ым управляющим входом коммутатора импульсов.

На чертеже представлена структурная схема устройства.

Устройство для деления содержит тактовый вход 1, коммутатор 2 импульсов, счетчик 3 делимого, блок 4 фиксации окончания деления, счетчик 5, счетчик 6 частного, блок 7 задания кода делителя, элементы 8- 10 памяти, элементы ИЛИ.11, 12, элемент 13 задержки, группа элементов И 14- 16, поразрядные узлы 17- 19 сравнения блока 20 сравнения.

Блок 7 задания кода делителя может быть выполнен, найример, в виде коммутатора, подключающего один из регистров, в которые записано в параллельном коде значение делителя, или в виде регистра. Тактовый вход устройства связан с поразрядными входами счетчика 3 делимого и элемента ИЛИ °

l1 через коммутатор 2 импульсов, выход счетчика 3 делимого соединен с входом блока 4 фиксации окончания деления, выход счетчика 5 соединен с первыми входами поразрядных узлов 17- 19 сравнения, вторые входы крторых соединены с соответствующими поразрядными выходами блока 7 задания кода делителя, а выходы соединены соответственно с первыми входами элементов 8- 10 памяти, вторые входы которых объединены и подключены к выходу элемента l3 задержки, выход элемента 8 памяти соединен с третьим входом поразрядного узла 18 сравнения, с первым входом элемента ИЛИ 12 и первым управляющим входом коммутатора 2 импульсов, выход элемента 9 памяти соединен с третьим входом поразрядного узла 19 сравнения, вторым входом элемента ИЛИ l2 и вторым управляющим входом коммутатора 2 импульсов, выход элемента памяти 10 соединен с входом счетчика 6 частного, входом элемента 13 задержки, третьим входом элемента ИЛИ 12 и третьим управляющим входом коммутатора 2 импульсов, выход элемента ИЛИ 11 соединен со счетным входом счетчика 5, вход установки в ноль которого соединен с выходом элемента ИЛИ 12.

Коммутатор 2 импульсов по сигналам с поразрядных узлов 17- 19 сравнения обеспечивает коммутацию счетных цепей дпя прохождения счетных импуль867 6 сравнения кодов, поступающих из счет чика 5 и блока 7 задания кода делителя, он формирует выходной сигнал, устанавливающий в состояние "1" элемент 8 памяти, выходно сигнал которого поступает в коммутатор 2 импульсов, и через элемент ИЛИ 12 устанавливает счетчик 5 s исходное (нулевое) состояние и переключает импульсы . на шину следующего (второго ) разряда счетчика 3 делимого (отключает weмент И 14 и подключает элемент И 15).

Сигнал с выхода элемента 8 памяти поступает также на вход поразрядного узла 18 сравнения следующего разряда в качестве разрешения. Тактовые импульсы через элемент И 15 коммутатора 2 импульсов проходят теперь на счетный вход второго разряда счетчика 3 делимого и через элемент ИЛИ 11 . на счетный вход счетчика 5, Состояние счетчика 5 сравнивается на поразрядном узле 18 сравнения с кодом второго разряда делителя, поступающе го из блока 7 задания делителя. В мо- 1 ,мент совпадения поступающих кодов нв выходе поразрядного узла 18 сравнен4я формируется сигнал, который устанав-. ливает элемент 9 памяти в состояние

"1". Сигнал с последнего поступает на вход следующего поразрядного узла 19 сравнения и на следующий вход коммутатора 2 импульсов для переклю- чения разрядов . Этот сигнал снова переключает канал счета счетчика 3, делимого, отключает элемент И 15, включает элемент И 16 и через элемент ИЛИ 12 устанавливает счетчик 5 в исходное состояние. Работа продолжается по вышеуказанному принципу. При совпадении кодов на входе последнего поразрядного узла 19 сравнения элемент 10 памяти устанавливается в состояние "1", записывая при этом "1" в счетчик 6 частного. Сигнал с выхода элемента fO памяти поступает также в. коммутатор 2 импульсов, переключая каналы на выходе с 3-го на 1-ый (отключает элемент И 16 и включает элемент И 14), и устанавливает в исходное состояние через элемент ИЛИ 12 счетчик 5, через элемент задержки 13элементы памяти 8- 1О. После этого начинается второй цикл вычитания кода делителя (поступающего из блока 7 задания кода делителя) из кода делимого, хранящегося в счетчике 3 делимого. Процесс будет продолжаться до момента перехода кода делимого через

5 903 сов в счетчик 3 делимого и в счетчик 5, формирование сигналов обнуле" ния счетчика 5 и элементов 9-10 памяти. Поступление тактовых импульсов в него осуществляется через тактовый вход 1 устройства по сигналам с блока 4 фиксации окончания деления, например, с помощью элемента И (не показано).

Коммутатор 2 импульсов содержит 1о в представленном варианте группу элементов И 14- 16 (по количеству разрядов делителя), сигнальные входы которых соединены с тактовым входом, а выходы соединены с поразрядными вхо- и дами счетчика 3 делимого и через элемент ИЛИ 11 со счетным входом счетчика 5. В зависимости от управляющих сигналов с выходов поразрядных узлов 17- 19 сравнения через элемен1, ты 8-10 памяти на соответствующие упавляющие входы коммутатора 2 импульг сов (входы элементов И 14- 16 1 коммутатор 2 импульсов выдает на выход счетные импульсы. лз

Сигналы с выходов элемен:эв 8- 10 памяти через второй элемент ИЛИ 12 подаются на вход установки в ноль счетчика 5.

Элемент ИЛИ l2 и элемент 13 за- зо держки могут быть выполненьi, например, по резистивно-емкостной схеме, которая по перепаду напряжения на входной шине на выходе формирует импульс определенных длительности и амплитуды.

Устройство работает следующим образом.

После запуска устройства тактовые импульсы через тактовый вход 1 поступают по информационному входу коммутатора 2 импульсов на сигнальные входы элементов И 14- 16, на управляющие входы которых поданы сигналы с элементов 8- 10 памяти. Если код дели- 4> теля по первому (младшему) выходу блока 7 задания кода делителя не равен нулю, элемент 8 находится в состоянии "0" и сигнал с его выхода разрешает прохождение импульсов через элемент И 14 по шине младшего разряда на вход счетчика 3 делимого и через элемент ИЛИ 11 на счетный вход счетчика 5. Эти импульсы подаются до тех пор, пока состояние счетчика 5 не станет равным коду младшего разряда делителя, подаваемого из блока 7 задания кода делителя. В момент равенства на входе поразрядного узла 17

7 9038 нуль, в результате чего сработает блок 4 фиксации окончания деления и операция деления на этом закончится.

В счетчике 6 частного будет зафиксировано значение частного от деления двух чисел.

Если в одном или нескольких разрядах делителя будут нулевые значения, то s процессе деления сработают одновременно один или несколько рядом to стоящих групповых разрядных элементов И и, соответственно, элементов памяти, и старший из них включит коммутатор 2 импульсов на очередной (за этими разрядами) канал счета счетчи- 15 ка 3 делимого — включится соответствующий ему элемент И коммутатора 2 импульсов.

Поразрядные узлы 17 и 18 сравнения после первого срабатывания могут сра- щ батывать еще при сравнении кода счетчика 5 с кодом более старших разрядов (второго и третьего), однако это не повлияет на состояние находящегося в состоянии "l" элемента памяти 8 и 9 25 и сбоев в работе устройства не произойдет.

Если во всех разрядах делителя будут нули, т.е. делитель равен нулю, деление не будет производиться, так, 30 как все элементы Ы- 10 памятФ будут находиться в состоянии "1 - под постоянным воздействием сигналов с выходов соответствующих поразрядных узлов 17- 19 сравнения и, следовательно, з на управляющих входах элементов И 1416 коммутатора 2 импульсов будут запрещающие сигналы.

Таким образом, введение в предлагаемое устройство счетчика 5 с использованием описанной выше органиэацией связей между блоками позволяет получить воэможность выполнения этим устройством тех же функций, что и известным, но при значительном сокра- 4 щении состава оборудования.

67 8 пимого, счетчик частного, блок задания кода делителя, блок сравнения и блок фиксации окончания деления,причем и нформаци онный вход коммут ато ра импульсов подключен к тактовому входу устройства, а выходы соединены с соответствующими поразрядными входами счетчика делимого, выход которого соединен со входом блока фиксации окончания деления, блок сравнения, состоящий из И поразрядных узлов сравнения, где И - число разрядов делителя, первые входы которых соединены с соответствующими поразрядными выходами блока задания делителя, о т л и ч а ю щ е е с я тем, что, с целью сокращения количества оборудования, в него введены два элемента ИЛИ, элемент задержки, счетчик и 11 элементов памяти, причем выходы коммутатора импульсов соединены со входами первого элемента ИЛИ, выход которого соединен со счетным входом счетчика, вход установки в ноль которого соединен с выходом второго элемента ИЛИ, поразрядные выходы счетчика соответственно соединены со вторыми входами поразрядных узлов сравнения, выходы которых подключены к первым входам соответствующих элементов памяти, вторые входы которых объединены и подключены к выходу элемента задержки, выход i- го элемента (i = 1,2.. .,и) соединен с третьим входом (+1)-го поразрядного узла сравнения, с i-им ц одом второго элемента ИЛИ и i-им управляющим входом коммутатора импульсов, выход и-го элемента памяти соединен со входом счетчика частного, входом элемента задержки, с И-ым входом второго эле мента ИЛИ и И-ым управляющим входом коммутатора импульсов.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство CCCP

Ь 547766, кл. а 06 F 7/39, 1977 формула изобретения

2. Авторское свидетельство СССР

Устройство для деления, содержа" по заявке Ю 2786744/18-24, щее коммутатор импульсов; счетчик де- кл. G 06 F 7/52, 1979 (прототип).

903867

Составитель Л. Иедведева

Редактор В. Лазаренко Техред Т.Фанта . Корр р

Ко екто Г, Огар

Заказ 121/30 Тираж 731, Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

11)03 Москва Ж-Я Раушская на . д. Д б. . 4/

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 5