Модуль постоянной памяти

 

Союз Советскик

Социапнстическнк

Ресттубттмк

< >905858 (61) Дополнительное к авт. свнд-ву (22) Заявлено 08.02.79 (21) 2722693 18-24 (51)M. Кл.

G 11 С 17/00 с присоединением заявки .%

1Ъеударстеенный комнтет

CCCP (23) Приоритет но делам нзабретений н открытей

Опубликовано 15.02.82. Бюллетень № 6

Дата опубликования описания 17.02. 82 (53) УДК681.327. .66 (088.8) P. А. Шек-Иовсепянц, Ю. В. Корельск ф, С, А. Лукьянчеттко, Б. И. Полинский и Б. H. Уткин !

1 ! (72) Авторы изобретения (73) Заявитель (54) МОДУЛЬ ПОСТОЯННОЙ ПАМЯТИ

Изобретение относится к вычислительной технике, в частности к постоянным запоминающим устройствам вычислительных машин.

Известно постоянное запоминающее устройство, выполненное на полупровод5 пиковых матриц памяти и содержащее большое количество полупроводниковых матриц памяти, необходимых для организации требуемой емкости устройства, 10 адресные и числовые усилители, дешифраторы выборки матриц памяти и схемы управления. Адресные входы матриц памяти через адресные усилители подключены к адресным шинам, числовые выхо15 ды через числовые усилители — к числовым шинам HBN. Входы выборки матриц подключены к выходам дещифраторов, подключенных входами к адресным шинам, а входы питающего напряжения всех матриц соединены непосредственно с источником питания $1) .

Недостатком устройства является большое потребление энергии матрицами памяти и сложность построения систем памяти большой емкости из отдельных модулейй па мят и.

Наиболее близким к предложенному по, технической сущности и схемному решению является модуль постоянной памяти, содержащий 16 полупроводниковых матриц памяти, входы питающего напряжения которых соединены непосредственно с источником питания, адресные усилители, числовые усилители, дешифратор выбора матриц и селектор с коммутационным полем, осуществляющие блокировку. отдельных матриц памяти модуля. В этох ° модуле адресные шины первой группы подключены к входам адресных усилителей, выходы которых подключены к адресным входам матриц памяти, выходы матриц соединены с входа м и ч ис лов ых ус илителей, выходы которых подключены к числовым шинам 11ВМ. Адресные шины второй группы подключены к входам дешифраторов, обеспечивающих выбор одной матрицы из 16, и к управляющим входам селек905858 тора, селектируемые входы которого соединены с контактами коммутационного поля. Управляющие входы двшифратора и числовых усилителей подключены к шине сопровождения адреса ЦВМ. Адресные шины третьей группы соединены с элементами схемы управления P2).

Недостатком данного модуля является большое потребление энергии матрицами памяти, что приводит к увеличению 10 габаритов и веса блока питания и ЦВМ в целом, усложнению конструкции из-эа необходимости отвода избыточного тепла и снижению надежности. Укаэанные недостатки ограничивают область примене- 15 ния полупроводниковых постоянных ЗУ большой емкости и практически исключают воэможность их использования в составе бортовых UBN. цель изобретения — уменьшение потреб-2р ляемой мощности и повышение надежности ЗУ.

Поставленная цель достигается тем, что в модуль постоянной памяти, содер25 жащий группы матричных полупроводниковых накопителей, адресные входь: которых подключены к соответствующим выходам адресных усилителей, входы которых подключены к адресным шинам первой группы, выходы матричных накопителей соединены с входами числовых усилителей, управляющие входы матричных накопителей групп соединены с выходами дешифратора, и шины синхронизации, в него введены блок сравнения, триггер, одновибраторы, элементы И, элемент ИЛИ, программируемый накопитель, регистр и коммутаторы, одни входы которых подсоединены к управляющим входам матричных накопителей, другие — к шинам пита»

40 ния, а выходы к входам питания матричных накопителей, адресные и управляющий входы дешифратора и одни иэ входов элемента сравнвния соединены с выхода ми регистра, другие входы элемента срав45 кения и один иэ входов регистра подключены соответственно к адресным шинам второй группы н к первому выходу программируемого накопителя, первому входу триггера и входам одновибраторов, второй выход программируемого накопителя соединен с управляющими входами числовых усилителей, адресные входь регистра соединены с первыми входами элементов

И, вторые входы которых подключены к 55 инверсным выходам одновибраторов, третьи входы элементов И соединены с прямым и инверсным выходами триггера, а выходы — с входами элемента ИЛИ, выход которого соединен с шиной синхронизации адреса, входы программируемого накопителя подключены к адресным шинам третьей группы и к шине синхронизации числа, выход элемента сравнения соединен с вторым входом триггера.

На чертеже представлена структурная схема модуля постоянной памяти.

Модуль своими входами подключен к адресным шинам 1 и к шине 2 синхронизации адреса ЦВМ, а выходами — к числовым шинам 3 и шине 4 синхронизации числа. Наличие сигналов на шинах 2 и 4 синхронизации адреса и числа свидетельствует об окончании переходных процессов на шинах 1 и 3 адреса и числа.

Схемы управления устройства, подключенных к адресным и числовым шинам, могут использовать коды, установленные на этих шинах, только при наличии сигналов на соответствующих шинах 2 и 4.

Модуль содержит полупроводниковые матрицы 5 памяти, адресные усилители 6, числовые усилители 7, регистр 8, дешифратор 9, коммутаторы питания 10, схему сравнения 11, триггер 12, программируемый накопитель 13, два одновибратора 14 и 15, два элемента И 16 и 17 и элемент ИЛИ 18. Матрицы памяти объединены в группы 19. Количество матриц 5 и группе 19 и количество групп 19 и модуле определяется внутренней организацией матриц и организацией модуля памяти. Например, при органиэации матрицы 512 8-разрядных чисел и требуемой емкости модуля 16К

16 «разрядных чисел модуль должен со» держать 32 группы по 2 матрицы в каждой. Одноименные адресные входы 20 всех матриц 5 подключены через адресные усилители 6 к первой группе 21 адресных шин 1, значение кода на которых определяет адрес числа внутри матрицы 5. Одноименные числовые выходы

22 матриц 5 подключены через числовые усилители 7 к числовым шинам 3 UBlVI.

Адрвсные и числовь;е усилители обеспечивают минимальную нагрузку на шины ЦВМ и позволяют одновременно подключать к шинам несколько модулей памяти.

Регистр 8 состоит из группы адресных и одного управляющего разрядов и предназначен для хранения текущего значения кода адреса, установленного на второй группе 23 адресных шин, и текущего значения сигнала обращения к модулю, 5 9058 6 формируемого ыа первом выходе программируемого накопителя 13. Ввод информации в регистр осушествпяется сигналом обрашения к ПЗУ, который формируется на ьгором выходе схемы 13 и поступает 5 на синхровход регистра 8. Выходы адресных и управпяюшего разрядов регистра 8 подкпючены соответственно к адресным и управпяюшему входам дешифратора 9.

При этом работа дешифратора 9 разре- )О зом, задержка скгнапа синхронизации шена в том случае, если на выходе управпяюшего разряда регистра — сигнал погичес-) кой единицы. В зависи).ocT)i от значения кода на адресных входах дешифратор 9 обеспечивает выбор одной из групп 19 матриц по управпяюшим входам 24 и вкпючение соответствующего коммутатора 10 питания, который подключает матрицы выбранной группы к источнику пытающего напряжения. Схема сравнения 11 предназначена дпя поразрядного сравнения кода, записанного в регистр 8 во время предыдушего обращения к ПЗУ, с текушим значением этого же кода. Результат сравнения вводится в триггер 12 одновремен15 но с вводом текущего значения кода в регистр 8. Если сравнение произошло и в триггер 12 записана логическая единица, то при текущем обращении выбор чиспа производится иэ той же группы 5 того ЗО же модуля, что и прк предыдушем обращении. В этом случае не происходит перекпючение питающего напряжения с матриц памяти одной группы на матрицы другой группы, а время выборки информации из модуля равно времени выборки матриц

5 памяти. Если сравнение не произошло и в триггер 12 записан логический копь, то при данном обрашении к ПЗУ происходит перекпюченке питающего напряжения, 4о с матриц одной группы на матрицы другой группы, номер которой вводится в адресные разряды регистра 8, данного модуля ипи на матрицы одной из групп другого модуля, входящего в состав ПЗУ. 45

В этом случае время выборки информации равно сумме времени выборки матриц памяти и времени переключения коммута.тора 1С) питания. I через элемент 18 ИЛИ проходит сигнал от соответствуюшего одновибратора 14 ипи 15. Первый одновибратор 14 формирует импупьс, длительность которого равна времени выборки матриц 5 памяти, длительность импульса второго одновибратора 15 равна сумме времени выборки

Одновибраторы 14 и 15 запускаются сигналом обрашения и ПЗУ, который формируется иа втором входе накопителя 13 и обеспечивают задержку сигнала синхронизации числа, который формируется эпементами И и ИЛИ 16-18 и поступает

55 на шину 4 синхронизации числа. В зависимости от состояния триггера 12 вкпючается один из элементов И 16 и 17 и матриц 5 памяти и времени перекпючения коммутатора 10 питания. Таким обрачисла относительно сигнапа синхронизации адреса соответствует времени появления на шинах 3 чкспа достоверной информации, т.е. времени выборки модупя.

Накопитель 13, входы которого подкпючены к третьей группе 25 адресных шин и к шине 2 сопровождения адреса, вырабатывает совокупность двух сигнапов: сигнал обращения к модулю (первый выход) и сигнап обращения к ПЗУ, т.е. к любому модулю, входящему в ПЗУ (второй выход). Сигнал обращения.к модулю вырабатывается в спучае, еспк установпенный на третьей группе 2 адресных шин адрес принадлежит массиву адресов данного модуля, и инициирует включение коммутаторов и числовых усилителей.

Сигнал обрашения к ПЗУ формируется, если текущий адрес принадпежит одному из модулей (пюбому ПЗУ) и инициирует переключение питания от одного модуля к другому. Накопитель 13 может быть построен с использованием попупроводниковой матрицы ПЗУ небольшой емкости (копичество чисел равно количеству модулей всех типов в llBM, разрядность2, запрограммированной в соответствие с распределением щюесов lIBM.

Такое построение модулей попупроводниковой памяти позволяет многократно уменьшить ток, потребляемый матрицами памяти и стабилизировать его, так как постоянно подключены к источнику питания матрицы только одной группы одного из модулей, входящих в ПЗУ, уменьшить габариты и вес UBivl, упростить ее конструкцию и повысить надежность. Например, при построении ПЗУ емкостью 64К

16-разрядных чисел на матрицах памяти, имеюших организацию 512 8-разрядных чисел, обшая мощность, рассеиваемая матрицами памяти устройства, выполнен.ного по известной схеме, составляет окопо 200 Вт, (при мощности, рассеиваемой одной матрицей памяти 0,83 т). В предложенной конструкции эта мошность уменьmesa до 1,6 Вт. При этом быстродействие

1ЗУ практически не ухудшается, так как

Формула изобретения

1Î

Модуль постоянной памяти, содержаший группы матричных полупроводниковых накопителей, адресные входы которых подключены к соответствующим выходам адресных усилителей, входы которых подключены к адресным шинам первой группы, выходы матричных накопителей соединены с входами числовых усилителей, управляюшие входы матричных накопителей групп соединены с выходами дешифратора, и шины синхронизации, о т— и и ч а ю tu и и с я тем, что, с целью уменьшения потребляемой мошиости и повышения надежности, в него введены блок сравнения, триггер, одновибраторы, р элементы И, элемент ИЛИ, программируемый накопитель, регистр и коммутаторы одни входы которых подключены к управляюшим входал матричных накопителей, а дру.гие — к шинам иитания, а выходы 30 к входал1 иитаниЯ митричиык Иайоин7 9058 программным путем обеспечивается длительный период обрашений к одной группе одного из модулей (т.е. без переключения питания между группами) с редкими перехода м и от Од ной гр уппы к дру Гой и от одного модуля к другому.

58 8 телей, адресные и управляюший входы дешифратора и один из входов элемента сравнения соединены с выходами регистра, другие входы элемента сравнения и один из входов регистра подключены соответственно к адресным шинам второй группы и к первому выходу программируемого накопителя, первому входу триггера и входам одновибраторов, второй выход программируемого накопителя соединен с управляюшим входом числовых усилителей, адресные входы регистра соединены с первыми входами элементов И, вторые входы которых подключены к инверсным выходам одновибраторов, третьи входы элементов И соединены с прямым и инверс ны м выход а м и триггера, а выходы— с входами элемента ИЛИ, выход которого соединен с шиной синхронизации адреса, входы программируемого накопителя подключены к адресным шинам третьей группы и к шине синхронизации числа, выход элемента сравнения соединен с вторым входом триггера.

Источники информации, принятые во внимание при экспертизе

1. Патент СШЛ л". 3858187, кл. 340-172. 5, опублик 1974, 2. 1 1 1е .о у deyu bot d4ook Изд. фирмы "Зи1еГ ", с. 8-42, фиг. 66 (прототип).

905858

Составитель Ji. Амусьева

Редактор К. Волошук Техред Т.Маточка Корректор В. Бутяга .

Заказ 373/66 " Тираж 623 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4