Матричный накопитель для постоянного запоминающего устройства

 

(19)SU(11)888731(13)A1(51)  МПК ⁵    _{G11C11/40, G11C17/00}(12) ОПИСАНИЕ ИЗОБРЕТЕНИЯк авторскому свидетельствуСтатус: по данным на 27.12.2012 - прекратил действиеПошлина:

(54) МАТРИЧНЫЙ НАКОПИТЕЛЬ ДЛЯ ПОСТОЯННОГО ЗАПОМИНАЮЩЕГО УСТРОЙСТВА

Изобретение относится к устройствам вычислительной техники. Оно может быть использовано в постоянных электрически программируемых запоминающих устройствах, сохраняющих информацию при отключенных источниках питания, нашедших широкое применение в блоках памяти вычислительных машин, в устройствах автоматики. Известны матричные накопители для постоянных электрически программируемых запоминающих устройств на n-канальных лавинно-инжекционных МДП-транзис- торах с "плавающими" и управляющими затворами. Один из известных матричных накопителей содержит полупроводниковую подложку с разрядными шинами, на поверхности которой находятся диэлектрическе слои, поликремниевые электроды, адресные поликремниевые шины, перпендикулярные разрядным диффузионным шинам. В местах пересечения этих шин образованы ячейки памяти в виде n-канальных лавинно-инжекционных МДП-транзисторов, стоки и истоки которых подключены к соответствующим разрядным шинам, управляющие затворы - к адресной шине, поликремниевые электроды являются их "плавающими" затворами. Недостатком такого матричного накопителя является большая площадь, занимаемая ячейками памяти (200-300 мкм²), что ограничивает его информационную емкость. Наиболее близким техническим решением к предлагаемому является матричный накопитель, содержащий полупроводниковую подложку первого типа проводимости, в приповерхностном слое которой расположены разрядные диффузионные шины второго типа проводимости. На поверхности полупроводниковой подложки расположен первый диэлектрический слой с частичным перекрытем краев разрядных диффузионных шин, на поверхности которого размещены поликремниевые электроды, каждый из которых выполнен в виде изолированных участков, расположенных параллельно разрядным диффузионным шинам с частичным их перекрытием. На поверхности поликремниевых электродов и первого диэлектрического слоя расположен второй диэлектрический слой, на поверхности которого над поликремниевыми электродами расположены адресные поликремниевые шины перпендикулярно разрядным диффузионным шинам. В приповерхностном слое полупроводниковой подложки между разрядными диффузионными шинами и адресными поликремниевыми шинами расположены первый диффузионный слой первого типа проводимости и третий диэлектрический слой, толщина которого в 5-20 раз превышает толщину первого диэлекрического слоя. Недостатком этого матричного накопителя является низкая надежность его работы из-за частичного влияния заряда одного поликремниевого электрода на другой для каждой ячейки памяти в режимах программирования и считывания информации. Кроме того, большая площадь, занимаемая ячейкой памяти (100-150 мкм² на один бит информации), из-за размещения краев поликремниевых электродов над третьим диэлектричеcким слоем, высокое считывающее напряжение (10 В) из-за размещения первого диффузионного слоя под поликремниевыми электродами, большое время стирания информации, необходимость использования источника ультрафиолетового облучения являются другими недостатками матричного накопителя. Целью изобретения является повышение надежности работы матричного накопителя. Поставленная цель достигается тем, что в матричный накопитель, содержащий полупроводниковую подложку первого типа проводимости, в приповерхностном слое которой расположены разрядные диффузионные шины второго типа проводимости, на поверхности полупроводниковой подложки расположен первый диэлектрический слой с частичным перекрытием краев разрядных диффузионных шин, на поверхности которого размещены поликремниевые электроды, каждый из которых выполнен в виде изолированных участков, расположенных параллельно разрядным диффузионным шинам с частичным их перекрытием, на поверхности поликремниевых электродов и первого диэлектрического слоя расположен второй диэлектрический слой, на поверхности которого над поликремниевыми электродами расположены адресные поликремниевые шины перпендикулярно разрядным диффузионным шинам, в приповерхностном слое полупроводниковой подложки между разрядными диффузионными и адресными поликремниевыми шинами расположены первый диффузионный слой первого типа проводимости и третий диэлектрический слой, толщина коорого превышает в 5-20 раз толщину первого диэлектрического слоя, введены второй диффузионный слой первого типа проводимости, размещенный между первым диффузионным слоем и поликремниевыми электродами, а третий диэлектрический слой расположен между поликремниевыми электродами, разрядными диффузионными и адресными поликремниевыми шинами. При этом матричный накопитель дополнительно содержит третий диффузионный π-слой, размещенный в приповерхностном слое полупроводниковой подложки между первыми и вторыми диффузионными слоями и разрядными диффузионными шинами. Кроме того, он дополнительно содержит четвертый диэлектрический слой, расположенный на поверхности адресных поликремниевых шин, торцов поликремниевых электродов, на поверхности первого и второго диэлектрических слоев, на поверхности четвертого диэлектрического слоя, над торцами поликремниевых электродов расположены стирающие поликремниевые шины перпендикулярно адресным поликремниевым шинам. На фиг. 1, 2 и 3 изображены конструкции матричных накопителей с продольными и поперечными их сечениями А-А и Б-Б. Матричные накопители содержат полупроводниковую подложку 1 первого типа проводимости, разрядные диффузионные шины 2, 3 и 4 второго типа проводимости, первый диэлектрическй слой 5, поликремниевые электроды 6 и 7, второй диэлектрический слой 8, адресные поликремниевые шины 9 и 10, первый диффузионный слой 11 первого типа проводимости, третий диэлектрическй слой 12, второй диффузионный слой 13 первого типа проводимости, третий диффузионный π-слой 14 (см. фиг. 2), четвертый диэлектрический слой 15 (см. фиг. 3), стирающие поликремниевые шины 16. Матричные накопители могут быть изготовлены на высокоомной кремниевой полупроводниковой подложке р-типа. Все диэлектрические слои выполнены из двуокиси кремния, толщина первого, второго, четвертого диэлектрических слоев составляет 0,05-0,12 мкм, третьего 0,2-1 мкм. Разрядные диффузионные шины 2, 3 и 4 легированы фосфором, первый диффузионный слой - бором, второй - сурьмой (бором), третий - мышьяком (фосфором). Ширина адресных поликремниевых шин 9 и 10 поликремниевых электродов 6 и 7 составляет 4 мкм, расстояние между ними 3-4 мкм. Длина поликремниевых электродов 6 и 7 2-3 мкм, неперекрытых разрядными шинами 2, 3 и 4 1 мкм, зазор между ними 2-3 мкм. Площадь ячейки памяти составляет 80-100 мкм², что эквивалентно 40-50 мкм² на один бит информации. В матричных накопителях в местах пересечения адресных 9 и 10 и разрядных 2, 3 и 4 шин образованы двухбитные ячейки памяти в виде тройного элемента памяти из двух крайних n-канальных лавинно-инжекционных МДП-транзисторов с двумя "плавающими" затворами, общим управляющим затвором и одного ключевого МДП-транзистора между ними с постоянным пороговым напряжением. Адресные поликремниевые шины 9 и 10 являются затворами этих транзисторов, поликремниевые электроды 6 и 7 - "плавающими" затворами, разрядные диффузионные шины 2, 3 и 4 - их стоками и истоками. Сущность работы матричного накопителя заключается в следующем. После ультрафиолетового облучения матричных накопителей (см. фиг. 1-3) или электрического стирания (см. фиг. 3) с поликремниевых электродов 6 и 7 удаляются электроны, захваченные ими в процессе программирования. Пороговые напряжения лавинно-инжекционных МДП-транзисторов устанавливаются низкими, что эквивалентно единичному (проводящему) состоянию в режиме считывания информации. Программирование проводится только в заданные ячейки памяти, остальные находятся в прежнем состоянии. Программирование первого бита информации проводится в прямом включении, считывание - в инверсном. Программирование второго бита информации проводится в инверсном включении, считывание - в прямом. Программирование или считывание первого или второго бита информации проводится последовательно во времени, может проводиться в любой последовательности. Прямое включение отличается от инверсного тем, что стоковые разрядные шины во втором режиме программирования или считывания принимают за истоковые разрядные шины, а истоковые шины - за стоковые разрядные шины. При программировании нулевого непроводящего состояния в заданную ячейку памяти для ее выбора на соответствующую адресную поликремниевую шину подают высокое напряжение (25 В), на остальные - нулевое, на разрядную стоковую диффузионную шину подают высокое напряжение (12-15 В), на остальные - нулевое или отключают. Смежную истоковую диффузионную шину заземляют, остальные отключают или подключают к источнику напряжения (5 В). За счет высоких напряжений на стоке и управляющем затворе лавинно-инжекционного МДП-транзисора выбранной ячейки памяти, заземления его истока, высокой продольной напряженности электрического поля в стоковой области инжектируются "горячие" электроны, которые, преодолев энергетический барьер полупроводниковая подложка - первый диэлектрический слой, под действием ускоряющего поперечного электрического поля захватываются поликремниевыми электродами, находящимися в стоковой области. Так как инжекция "горячих" электронов происходит в стоковой области, на поликремниевом электроде, находящемся в истоковой области, заряд не изменяется. При программировании нулевого состояния в ячейку памяти в инверсном включении отрицательный заряд электронов накапливается на поликремниевом электроде, находящемся в "истоковой" области. Программирования нулевого состояния в невыбранные ячейки памяти не происходит из-за отсутствия напряжения или на разрядной стоковой диффузионной шине, или на адресной поликремниевой шине или отсутствия заземления смежной истоковой разрядной диффузионной шине, т. е. из-за отсутствия "горячих" электронов в канале и их инжекци через первый диэлектрический слой. Считывание информации из ячеек памяти матричного накопителя проводится следующим образом. Для выбора ячейки памяти на соответствующую адресную поликремниевую шину подают считывающее напряжение (5 В), на остальные - нулевое, на стоковую разрядную шину подают напряжение (3-5 В), остальные отключают или подключают к источнику напряжения (5 В). Ток, протекающий через ячейку памяти, выше усановленного значения регистрируют как единичное состояние, ниже установленного значения - как нулевое состояние ячейки памяти. Через невыбранные ячейки памяти ток не протекает, так как у них считывающее напряжение на адресной или на стоковой разрядной шине равно нулю или не заземлена смежная истоковая разрядная шина. У незапрограммированной ячейки памяти избыточный отрицательный заряд на поликремниевых электродах 6 и 7 отсутствует. Поэтому пороговые напряжения лавинно-инжекционных МДП-транзисторов в прямом и инверсном включении ниже считывающего напряжения, что эквивалентно единичному состоянию при считывании первого и второго бита информации в этих включениях. В случае запрограммированного нулевого состояния как в прямом, так и в инверсном включениях на поликремниевых электродах накоплен большой отрицательный заряд. В результате этого пороговые напряжения в прямом и инверсном включениях превышают считывающе напряжение. Ток через ячейку памяти не протекает, это эквивалентно нулевым состояниям при считывании первого и второго бита информации из таких ячеек памяти. В случае запрограммированного нулевого состояния только в прямом включении при считывании первого бита информации в инверсном включении ток через ячейку памяти не протекает, так как пороговое напряжение превышает считывающее напряжение, что эквивалентно нулевому состоянию. При считывании второго бита информации в прямом включении ток превышает граничное значение, что эквивалентно единичному состоянию ячейки памяти. В случае запрограммированного нулевого состояния только в инверсном включении при считывании первого бита информации в том же включении через ячейку памяти протекает ток выше граничного значения, что эквивалентно единичному состоянию. При считывании второго бита информации в прямом включении ток через ячейку памяти не протекает, что эквивалентно нулевому состоянию. Для электрического стирания информации из матричного накопителя (см. 3) на стирающие шины 16 подают напряжение (25-35 В) в течение заданного времени стирания (0,01 с), на разрядные и адресные шины подают нулевое напряжение. Под действием высокой напряженности электрического поля электроны инжектируются с торцов поликремниевых электродов 6 и 7, в четвертый диэлектрический слой 15 и удаляются через стирающие поликремниевые шины 16. Повышенная надежность работы матричных накопителей обеспечивается размещением первого диффузионного слоя 11 только под краями поликремниевых электродов 6 и 7 и введением третьего диффузионного π-слоя 14. Это позволяет уменьшить пороговое напряжение ячейки памяти, находящейся в единичном состоянии, увеличить разницу пороговых напряжений для единичного и нулевого состояний, уменьшить влияние заряда электронов одного поликремниевого электрода на другой из-за увеличения распространения стоковой обедненной области. Наличие ключевого МДП-транзистора в каждой ячейке памяти с вторыми диффузионными слоями позволяет использовать лавинно-инжекционные МДП-транзисторы с отрицательными пороговыми напряжениями после стирания информации, предотвратить отпирание по стоку и смыкание между разрядными диффузионными шинами для невыбраных ячеек памяти при программировании. Размещение высоколегированного второго диффузионного слоя вдоль всей ширины поликремниевых электродов обеспечивает увеличение тока инжекции при программировании. За счет размещения третьего диэлектрического слоя между разрядными диффузионными и адресными поликремниевыми шинами уменьшается возможность замыканий между этими шинами, уменьшается емкость разрядных и адресных шин, что позволяет повысить быстродействие при считывании. Размещение поликремниевых электродов только на поверхности первого диэлектрического слоя позволяет в 2 раза уменьшить размеры ячеек памяти, повысить степень интеграции, дополнительно уменьшить емкость шин. Введение поликремниевых шин стирания, расположение их перпендикулярно адресным поликремниевым шинам позволяет электрически за малое время (менее 1 с) стирать информацию, исключить необходимость использования источника ультрафиолетового облучения, повысить число циклов перепрограммирования. В режиме программирования и считывания информации шины стирания выполняют роль экранных шин, предотвращая появление инверсионных слоев между разрядными шинами в областях между поликремниевыми электродами. Таким образом, введение конструктивных изменений позволяет повысить надежность работы матричного накопителя, степень интеграции, его быстродействие, уменьшить считывающее напряжение, электрически стирать информацию из матричного накопителя, сократить его время перепрограммирования.

Формула изобретения

1. МАТРИЧНЫЙ НАКОПИТЕЛЬ ДЛЯ ПОСТОЯННОГО ЗАПОМИНАЮЩЕГО УСТРОЙСТВА, содержащий полупроводниковую подложку первого типа проводимости, в приповерхностном слое которой расположены разрядные диффузионные шины второго типа проводимости, на поверхности полупроводниковой подложки расположен первый диэлектрический слой с частичным перекрытием краев разрядных диффузионных шин, на поверхности которого размещены поликремниевые электроды, каждый из которых выполнен в виде изолированных участков, расположенных параллельно разрядным диффузионным шинам с частичным их перекрытием, на поверхности поликремниевых электродов и первого диэлектрического слоя расположен второй диэлектрический слой, на поверхности которого над поликремниевыми электродами расположены адресные поликремниевые шины перпендикулярно разрядным диффузионным шинам, в приповерхностном слое полупроводниковой подложки между разрядными диффузионными и адресными поликремниевыми шинами расположены первый диффузионный слой первого типа проводимости и третий диэлектрический слой, толщина которого превышает в 5 - 20 раз толщину первого диэлектрического слоя, отличающийся тем, что, с целью повышения надежности матричного накопителя, он содержит второй диффузионный слой первого типа проводимости, который размещен между первым диффузионным слоем и поликремниевыми электродами, третий диэлектрический слой расположен между поликремниевыми электродами, разрядными диффузионными и адресными поликремниевыми шинами. 2. Накопитель по п.1, отличающийся тем, что он содержит третий диффузионный π -слой, размещенный в приповерхностном слое полупроводниковой подложки между первыми и вторыми диффузионными слоями и разрядными диффузионными шинами. 3. Накопитель по п.1, отличающийся тем, что он содержит четвертый диэлектрический слой, расположенный на поверхности адресных поликремниевых шин, торцов поликремниевых электродов, на поверхности первого и второго диэлектрических слоев, на поверхности четвертого диэлектрического слоя, над торцами поликремниевых электродов расположены стирающие поликремниевые шины перпендикулярно адресным поликремниевым шинам.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3