Устройство для умножения чисел

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (ii>9207 1 3 (61) Дополнительное к авт. сеид-ву(22) Заявлено 040780 (21) 2950652/18-24 рц м. кл.

G 06 F 7/52 с присоединением заявки ¹Государственный комитет

СССР яо делам изобретений и открытий (23) Приоритет

Опубликовано 1 50432. Бюллетень Мо1 4 (53) УДК 68.1 .325 (088.8) Дата опубликования описания 1 504.82

В.И.Корнейчук, В.П.Тарасенко, Я.И.Торошанко и Фам Тин Нгия

f

Киевский ордена Ленина политехнический инсФЖут:-. им.50-летия Великой Октябрьской социалистической революции (72) Авторы изобретения (71) Заявитель (54) УСТРОЙСТВО ДЛЯ УИНОЖЕНИЯ ЧИСЕЛ

Предлагаемое устройство относится к вычислительной технике и может

-т быть использовано при построении циф ровых специализированных вычислитель- 5 ных машин последовательного действия.

Известно устройство для умножения последовательного типа, содержащее регистры множителя, множимого и произведения, одноразрядный сумматор пос- 1() ледовательного действия, блок управления,логические элементы И и ИЛИ(.11.

Принцип работы такого устройства не позволяет в полной мере использовать в нем динамические регистры с большой степенью интеграции, что приводит к росту аппаратурных затрат и габаритов.

Наиболее близким по техническому решению к предлагаемому является ус- 2О тройство для умножения чисел последовательного типа, выполненное на динамических регистрах, содержащее дина- ; мические регистры множителя, множимого и произведения, одноразрядный сумматор, D-триггер и логический элемент Й-ИЛИ и логический элемент И, причем вход синхронизации D-триггера соединен с первой такто-вой шиной, информационный вход 0-триггера соединен с выходом первого разряда динамического регистра множителя, выход второго разряда которого соединен с первым входом первого ло" гического элемента И-ИЛИ, выход которого соединен с входом динамического регистра множителя, выход дина" мического регистра множимого соеди- . нен со своим входом, выходом суммы одноразрядного сумматора соединен со входом динамического регистра произведения t23 .

Результат умножения - знак и про» изведение - в таком устройстве формируется через и циклов, разрядность регистров равна и (и .- разрядность операндов, включая один знаковый разряд) .

Знак формируется в отдельном и-м цикле с помощью сумматора, что приводит к усложнению входных схем сумматора и уменьшению быстродействия.

Цель изобретения - повтшение быстродействия устройства.

Поставленная цель достигается тем, что в устройство для умножения введены динамический регистр и два логических элемента И-ИЛИ, причем выход 0-триггера соединен с первым входам логического элемента И, второй вход которого соединен с выходом

920713 динамического регистра множимого, а

:.выход — с первым входом одноразрядного сумматора, второй вход которого сумматор последовательного действия 4, D-триггер 5, D-вход которого подклюен к выходу первого разряда регистра 1, первая тактовая шина 6, логический элемен — И 7, логические элементы И-ИЛИ 8, 9 и 10, динамический регистр 11, вторая тактовая шина 12.

Вход синхронизации D-триггера 5 соединен с первой тактовой шиной 6, 35 информационный вход 0-триггера 5 сое.— 4О динен с выходом первого разряда динамического регистра множителя 1, выход второго разряда которого соединен с первым входом логического элемента И-ИЛИ 8, выход которого соединен со входом динамического регистра множителя 1, выход динамического регистра множимого 2 соединен со своим входом, выход суммы одноразрядного сумматора 4 соединен со входом динамического регистра произведения

3, выход D-триггера 5 соединен с первым входом логического элемента И 7, второй вход которого соединен с выходом динамическогo регистра множимого 2, а выход . — с первым входом одноразрядного сумматора 4, второй ,вход которого соединен с выходом логического элемента И-ИЛИ 9, выход переноса одноразрядного сумматора 4 соединен с первым входом логического элемента И-ИЛИ 10, выход которого соединен с входом динамического регистра 11,,вторые и третьи входы ло55 бО гических элементов И-ИЛИ 8 и 10, первый и второй входы логического элемен-g5 соединен с выходом второго логического элемента И-ИЛИ, выход переноса одноразрядного сумматора соединен с первым входом третьего логического элемента H-ИЛИ, выход которого соединен с входом динамического регистра, вторые и третьи входы первого и третьего логических элементов ИИЛИ, первый и второй входы второго логического элемента И-ИЛИ объединены и подключены к второй тактовой шине, выход динамического регистра соединен с третьим входом второго ло- 5 гического элемента И-ИЛИ и четвертым входом третьего логического элемента И-ИЛИ, выход динамического ре1 гистра произ:эедения соединен с чет-.вертыми входами первого и второго логических элементов И-ИЛИ, второй вход первого, третий вход третьего и первый вход второго логических элементов И-ИЛИ выполнены инверсньз>и.

На чертеже представлена блок-схема устройства.

Устройство содержит (n-1) -разряд(:. ные регистры множителя 1, множимого 2 и 2(n-1)-разрядный регистр произведения 3, j (n-1) - разрядность мантисс сомножителейj, одноразрядный 3О та И-ИЛИ 9 объединены и подключены к второй тактовой шине 12, выход динамического регистра 11 соединен с третьим входом логического элемента

И-ИЛИ 9 и четвертым входом логического элемента И-ИЛИ 10, выход динамического регистра произведения 3 соединен с четвертыми входами логических элементов И-ИЛИ 8 и 9, первый, второй, третий входы соответствующих логических элементов И-ИЛИ 9, 8 10 выполнены инверсными.

Устройство работает следующим образом.

Pабота устройства осуществляется по циклам, равным циклам циркуляции информации в регистрах 1, 2 и 3, дл:-:. тельность которых равна (n-1) тактов.

Считаем, ÷÷òî когда на выходах первого разряда динамических регистров 1 и 2 в режиме хранения находятся пер! вые разряды записанных в них чисел, на первой тактовой шине 6 появляется единичный сигнал Т 1, соответствук>щий началу цикла. Когда на выходах первого разряда регистров 1 и 2 находятся последние разряды чисел, На второй тактовой шине 12 появляетс т единичный сигнал Т (n-)), соответствующий концу цикла. Умножение мантисс двух чисел осуществляется за (n-1) циклов. Результат умножения представляется 2 (n-1)-разрядной манТНссоА произведения.

В исходчом состоянии в регистрах

1 и 2 записаны прямые коды мантисс множителя и множимого младшими разр: — .дами вперед, в регистре 3 — нулевой код.

Рассмотрим работу устройства в i м цикле. В начале i-го цикла состояние узлов следующее. B регистре

1 записан сдвигнутый на (i-1) — резв ряд вправо код множителя, в регистре

2 — код множимогî.В регистрах 11 и 3 сформированы (n-1) старших разрядов, а в (i — 1) старших разрядах регистра

11 — (i-1) младших разрядов (i-1)-й суммы частичных произведений. В такте Т 1 íà D-триггер 5 записывается i-я цифра множителя. Очередная i-я сумма частичных произведений формируется следующим образом. На один из входов сумматора

4 через злемент И 7, управляемый триггером 5, поступает код множимого, умноженный на i-ю цифру множителя. Цепь циркуляции регистра произведения 3 при умножении замыкается через сумматор 4 и содержит (n-2) разряда, что обеспечивает сдвиг вправо старших (n-1) разрядов (i-1)-й счьжы частичных произведений и ее сложение с кодом. поступающим Hp. первый вход сумматора 4. B первых in-2) тактах i-го цикла цепь циркуляции регистра 11 коммутируется на режим хранения записанного в нем старшего

920713 разряда (i -1) -и суммы частичных произведений. В такте Т (n-1) его информация выдается на сумматор, а на вход регистра 11 поступает значение старшего разряда (перенос) i-й сумм .

Старший разряд i-и суммы частичных 5 произведений всегда равен переносу, вырабатываемому при сложения пос(леднего разряда мантиссы множимога со сдвинутой вправо (i-1)-й суммой частичных произведений. Сформированная таким образом i-я сумма частичных произведений записывается в регистр

3. Цепь циркуляции регистра 1 коммутируется с выхода его второго разряда, что обеспечивает сдвиг множителя в каждом цикле на один разряд вправо.

В такте Т (n-1) на выходе первого разряда регистра 3 появляется i.-я цифра 1-й суммы частичных произведений, являющаяся 1-й цифрой младших разрядов произведения. Подача ее на вход сумматора блокируется, а в такте Т (и-1)через элемент И-ИЛИ 8 она записывается в освобождающийся при сдвиге нправо разряд регистра 1.

Таким образом, после выполнения (и-1) .циклов в ре -истре 1 формируется (n-1) младших, а в регистрах 11 и

3 — (и-1) старших разрядов произведения.

В режиме хранения цепи циркуляции 3{3 регистров 11 и 3 объединяются и они рассматриваются как один (и-1)-разрядный регистр результата.

Знак результата в предлагаемом устройстве необходимо формировать 35 отдельной схемой, например, с помощью Т-триггера при приеме операндов.

По сравнению с известным н данном устройстве для умножения. разрядность gp динамических регистров которого на единицу меньше, получается выигрыш в оборудовании, определяемый величиной {. = ЗИАД где Чр — аппаратурные затраты на один разряд динамического регистра.

При использовании устройства в специализированных ЦВМ с сокращенным (и-1)-TBKTHIIM машинным циклом упрощается блок местного управления умножением, так как цикл схемы устройства совпадает с машинным циклом

СЦВМ. Такой сокращенный машинный цикл может быть н СЦВМ с диапазоном представления входных, выходных и промежуточных переменных, ограничен55 ном только положительными числами.

В таких ЦВМ обрабатывать знаки чисел нет необходимости, в памяти хра- . нятся только (и-1)разрядные мантиссы чисел.

Цикл работы известного устройства составляет и тактов и для работы в вычислительном устройстве с сокращенным машинным циклом требуются дополнительные затраты при построении 65 блока местного управления, а также умножение в нем осуществляется за п тактон ° В данном устройстве гроизведение формируется на (и-1) так2 тав, Таким образом, время выполнения операции умножения уменьшается на

2п-1 такт, т.е. быстродействие увеПичивается.

Формула изобретения

Устройство для умножения чисел, содержащее динамические регистры множителя, множимога и произведения, D-триггер, одноразрядный сумматор, логический элемент И-ИЛИ и логический элемент И, причем вход синхронизации 0-триггера соединен с первой тактовой шиной, информационный вход

D-триггера соединен с выходом первого разряда динамического регистра множителя, выход нтораго разряда которого соединен с гервым входом первого логического элемента И-ИЛИ,выход кото" рого соединен с входам динамического ре"истра множителя, выход динамического регистра мнажимага соединен с своим входом, выход суммы одноразрядного сумматора саединсн с входом динамического регистра произведения, о т л и ч а ю щ е е с я тем, что с целью повышения быстродействия, в него введены динамический регистр и два логических элемента И-ИЛИ. причем выход D-триггера соединен с пер Ъ вым входом лагическога элемента И. нтарой вход которого соединен с выходом- динамического регистра множимого,а выход — с перным входом однораз рядного сумматора, второй вход которого соединен с вь;ходом второго логического элемента И-ИЛИ, выход переноса одноразрядного сумматора соединен с первым входом третьего логического элемента И-ИЛИ, ьыход которого соединен с входом динамического регистра, вторые и третьи входы первого и третьего логических элементов И-ИЛИ, первый и второй входы второго логического элемента И-ИЛИ объединены и подключены к второй тактовой шине, выход динамического регистра соединен с третьим входом Biорого логического элемента И-ИЛИ. и четвертым входом третьего логического элемента И-ИЛИ, выход динамического регистра произнедения соединен с четвертыми входами первого и второго логических элементов И-ИЛИ, второй нхад первого, третий вход третьего и первый вход второго логических элементов И-ИЛИ выполнены инверсными.

Исто анники информации, принятые во внимание при экспертизе

Авторское снидетельство СССР

Р 608157, кл.G Сб F 7/39 ° 1978.

2. Авторское свидетельства СССР по заявке Р 2761786/24-18, кл G 06 Г 7/52 1 979 (прототип) 920713

Составитель Л.Медведева

Редактор Л.Авраменко Техред С.Мигуноаа Корректор Г.Решетник

Заказ 2344/56 Тираж 732, Подписное

ВНИИПИ Государственного комитента СССР ло делам изобретений и открытий

113035 ° Москва. Ж-35, Раушская наб., д. 4/5

Т

Филиал ППП "Патент" г.ужгород, ул.Проектная,4