Устройство для вычисления сумм произведений

 

Союз Советских

Социалистических

Респубттик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

{6E ) Дополнительное к авт. свид-ву (51)M. Кл. (22)Заявлено 160680 (21) 2942891/18-24. с присоединением заявки Эй

{ 06 F 7/52

1Ъаударственнн1й комнтет

СССР

{26) П рноритет оо девам нзобретеннй н открытнй

Опубликовано 15.02. 82. Бюллетень Юе 6

Дата опубликования описания 15.02.82 (53) УДК 681.325 (088. 8) 1

Г.М. Луцкий) A.В. Корочкин, Ю.А. Кулак4 »:; и А.Н. Долголенко 1 "

>

Ь

Киевский ордена Ленина политехнический институт им. 50-летия Великой Октябрьской социалистической революции

{72) Авторы изобретения (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ СУМИ ПРОИЗВЕДЕНИИ!

Изобретение относится к цифровой вычислительной технике и может Сыть исгользовано при построении специализированных вычислительных систем.

Известно устройство для выполнения операций над матрицами и векторами, которое содержит регистры для занесения слагаемых и сомножителей, а также ряд логических схем, связанных с этими регистрами цепями прямой и обратной связи 1 .

Однако в таком устройстве низкий уровень распараллеливания вычислений, обусловленный тем, что алгоритм умножения чисел в этих устройствах основан на последовательном поступлении разрядов одного из со-. множителей. Это приводит к тому,что на входы устройств новую пару сомножителей можно принимать не на каждом такте, а только через некоторое множество тактов, необходимое для обработки предыдущей пары сомножителей.

Известны устройства для вычисления сумм произведений, содержащие матричное множительное устройство.

Устройства содержат два регистра, накапливающий сумматор, шину тактовых импульсов, шину установки в "0" и матрицу одноразрядных элементов.

На входы устройства оба сомножитеJlR принимаются параллельным кодом, причем на каждом следующем такте осуществляется прием новой пары сомножителей 21 и 13 ..

Недостатком этих устройств является то, что после подачи на входы устройств последней пары сомножителей, подлежащей суммированию, пары сомножителей новой суммы могут приниматься только по истечении некоторого множества И холостых тактов. Холостые такты необходимы для приема на входы устройств И,пар нулевых значений множимого и множителя, в результате чего значения поразрядных сумм и переносов выходят из матричного множительного устройства, состоящего из одноразрядных модулей, и суммируются ь накапливающем сумматоре. Так для первого и второго устройств количество холостых тактов М = 3n + fog>N — 1, где п — разрядность операндов, (М-1) — количество пар сомножителей, подлежащих сложению, в третьем же устройстве ь связи с применением специальной схемы анализа достигается некоторое уменьшение этой составляющеи. Кроме того, к недостаткам первого и третьего устройств следует отнести также ограниченные функциональные возможности, а именно то, что сомножители могут представлять собой только коды положительных чисел, это существенно снижает область применения таких устройств.

Наиболее близким по техническому решению к изобретению является устройство для вычисления сумм произведений.

Устройство для вычисления сумм произведений содержит матрицу вычислительных элементов, которая содержит и+1 строк, первые три строки имеют (2п+1). вычислительных элементов, каждая последующая строФа матрицы имеет на один вычислительный элемент меньше, последняя строка содержит (и+3) вычислительных элементов, (n+1)-разрядные первый и второй регистры операнда (где и — разрядность операндов), первую и вторую группу элементов И-НЕ, накапливающий сумматор, причем первая входная шина соединена с информационными входами первого регистра огеранда, вторая входная шина соединена с информационными входами второго регистра операнда, вь)ходы значащих разрядов первого регистра операнда и второго

45 регистра операнда соответственно

)соединены с гервыми входами элементов И-HE первой и второй групп, вторые входы элементов И-НЕ первой группы соединены с выходом знакового

S0 разряда второго регистра операнда, вторые входы элементов И-HE второй группы соединены с выходом знакового разряда первого регистуа операнда, первые и вторые информационные входы накапливающего сумматора соответ55 ственно соединены с (n+2) младшими выходами и с (n+2) старшими выходами вычислительных элементов по14

4 следней строки матрицы, первый управляющий вход накапливающего сумматора подключен к шине установки в ноль, выходы накапливающего сумматора соединены с выходной шиной устройства, шина тактовых импульсов соединена со вторым управляющим входом накапливающего сумматора, с управляющим входом каждого вычислительного элемента матрицы, с угравляющими ьходами первого и второго регистров операнда,4«1.

С помощью этого устройства возможно вычисление сумм произведений операндов, представленных доголнительным двоичным кодом. На каждом такте на входы устройства осуществляется прием параллельных кодов двух очередных сомножителей. После приема последней пары сомножителей на входы устройства в течение,3 + о, М вЂ” 1) тактов необходимо подать нулевые сомножители. Таким образом, количество холостых тактов для этого устройства является довольно значительным, что существенно снижает производительность устройства.

Цель изобретения — увеличение производительности устройства.

Поставленная цель достигается тем, что в устройство введены первый, второй, третий григгеры, причем первый и второй выходы каждого fl ))-го вычислительного элемента (.) = 1, 2,п;

j = 2, 3,...,2п) соединены соответственно с первым входом (i+),j-l) — го вычислительного элемента и вторым входом (i+1 j +1)-го вычислительного элемента, а выходы поразрядной суммы и переноса соответственно со входом поразрядной суммы (i+1,j) -го вычислительного элемента и входом переноса (i+1, j-1)-го вычислительного элемента, первый выход каждого (1,j)-го ь,.числительного элемента (i = 1, Z, п;)=1) соединен со вторым входом (i+1 j) -го вычислительного элемента, а выход поразрядной суммы - со входом поразрядной суммы (i+1,j) -го вычислительного элемента, выход переноса,i,j)-го вычислительного элемента (i=1,2; j — 2n+1) соединен с входом переноса (i--1,i) -ro вычислительного элемента, вход переноса (2))+1) — го вычислительного элемента второй строки матрицы соединен с выходом. первого триггера, вход переноса (2n+1)-го вычислительного элемента третьей строки матри<05814 6 цы соединен с выходом в ходом второго .триг- сумматора второй и третий входы кото1 гера, информацио нформационный вход которого рого соответственно соединены с высоединен с выходом третьего тригге- ходами триггеров поразрядной суммы ра, управляющие входы первого, второ- и переноса, первый выход полусуммаго и третьего триггеров еров объединены s тора является выходом переноса вычиси подключены к шине т к к ине тактовых импуль- лительного элемента, второй выход сов первые и вторые е вторые входы вычис- полусумматора является выходом полительных элементов нече н нечетных столб- разрядной суммы вычислительного элецов первой строки матрицы поразрядно связаны соответственно с о с выходами 0 Накапливающий сумматор устройСтва второго и первого регистров операнда, содержит первую группу из (n+fog gN+2) первые и вторые вход е входы вычислительных полусумматоров, вторую группу из элементов четных столбцов первой (n+3ogg

;оответственно с младшими выходами 15 (и+ О,8+1)-разрядный регистр, третий

ro регистра операнда и с и стар- и четвертый (и+2)-разрядные регист-. первого реги

1 пе ваго шими выходами второго регистра опе- ры, гричем тактовые входы r p ранда, входы поразрядной суммы и второго, третьего и четверт эго pe" переноса вычислительных элементов гистров объединены и являются вторым с nePeoro no n-й столбеЦ первой 20 угравляющим входом накапливающего стРоки матРицы поразрядно соединены сумматора, информационные входы соответственно с выходами элемен- третьего и четвертого регистров явтов И-НЕ второй группы и с выходаляются соответственно вторым и перми элементов И-НЕ первой группы, а вым информационными входами накапливходы поразрядной суммы и переноса 25 вающего сумматора, (n+1) младшие развычислительных элементов остальных ряды третьего и четвертого регистров столбцов первой строки матрицы соот- поразрядно соединены с первыми и ветственно с выходом знакового раз- вторыми входами соответствующих ряда первого регистра операнда и с (n+1)-х младших полусумматоров первой выходом знакового разряда второго зО группы, старшие разряды третьего и регистра операнда, которые соответ- четвертого регистров соответственно ственно соединены со входами герво- соединены с первым и вторым входами го и третьего триггеров. ($ ops. l + 1)-го полусумматора первой

Каждый вычислительный элемент группы, третьи входы (n+(о ; Х+1) старУстРойства соДеРжит голУсУмматОР, 35 ших полусумматоров первои группы элемент И, пеРвый, втоРой тРиггеРы, соединены поразрядно с выходами триггер переноса и триггер поразряд- второго Регистра, выходы (п gg )

+2 о N+1) ной суммы, причем тактовые входы младших и выходы (и+1ор +1) старпервого, второго триггеров, тригге- ших полусумматоров первой группы ров поразрядной суммы и переноса 4в поразрядно соединены с первыми и . объединены и являются управляющим вторыми входами полусумматоров второй входом вычислительного элемента, группы, выходы первого регистра соинформационный вход первого тригге- ответственно соединены с третьими ра является первым входом вычисли- входами n+Qopg3) старших полусуммательнОГО элемента инфОрмациОнныи 4> торов второи гру и д и ..ыхо v (и+Еору) вход второго триггера является вто- младших полусумматоров второй групРым входом вычислительного элемента, пы поразрядно соединены с информаи нфОРмаЦионные вхоДы тРиггеРов по- ционными входами первого регистра, разрядной суммы и переноса являются выходы (n+3o„gi, ) у у о <+1) пол с мматоров соо ве ственно входами поразрядной о второй группы поразрядно соединены ами вто ого с ммы и переноса вычислительного с информационными входами р суммы и пе элемента, выход первого триггера сое- регистра и являются выход м хо ами накапдинен с первым входом элемента И и ливающего сумматора, вход установки

ro егист а является является первым входом вычислитель- в ноль перво Р 9 ного элемента выход второго тригге- 5 первым управляющим » д " "Жалят ра соединен со вторым входом элемен- вающего сумматора. та И и является вторым выходом выНа фиг. 1 представлена стр уктурчислительного элемента, выход элемен- ф

2ная схема устройства; на фиг. та И соединен с первым входом полу905814

50 структурная схема вычислительного элемента; на фиг. 3 — структурная схема накапливающего сумматора.

Устройство содержит матрицу 1 вычислительных элементов, каждый 5 вычислительный элемент включает в себя полусумматор 2, элемент 3 И, триггер 4 поразрядной суммы, триггер переноса, триггеры 6 и 7, накапливающий сумматор 8, регистры 9 и

10 операнда, первую и вторую группу элементов 11 и 12 И-НЕ,триггеры

13-15, накапливающий суматор 8 содержит (n+2)-разрядные регистры 16 и l7, первую группу полусумматоров ts

18, (n+$op A+1)-разрядный регистр вторую группу полусумматоров

20, (n+gopgМ)-разрядный регистр 21.

В устройстве для вычисления сумм произведений первая входная 20 шина соединена с информационными входами регистра 9 операнда, вторая входная шина соединена с информационными входами регистра 10 операнда, выходы значащих разрядов регистра 9 2 операнда и регистра l0 операнда соответственно соединены с первыми входами элементов И-НЕ 11 и 12, вторые входы элементов И-НЕ ll соединены с выходом знакового разряда регистра 30

10 операнда, вторые входы элементов

И-HE 12 соединены с выходом знакового разряда регистра 9 операнда, первые и вторые информационные входы накапливающего сумматора 8 соответственно соединены с (n+2) младшими выходами и с (п+2) старшими выходами вычислительных элементов последней строки матрицы 1, первый управляющий вход накапливающего сумматора 8 подключен к шине установки в ноль, выходы накапливающего сумматора 8 соединены с выходной шиной устройства, шина тактовых импульсов соединена со вторым управляющим входом 4 накапливающего сумматора 8, с управляющим входом каждого вычислительного элемента матрицы 1, с управляющими входами регистров 9 и 10 операнда, первый и второй выходы каждого (i„j)-го вычислительного элемента (1 = 1,2,...,n; j = 2,3,...,2n) соединены соответственно с первым входом (1+1, j-1) -гo вычи лительногo элемента и вторым входом (i+1, j+1)-ro вычислительного элемента, а выходы поразрядной суммы и переноса - соответственно со входом поразрядной суммы (i+1, j)-го вычислительного элемента и входом переноса (i+1, j-1) -го вычислительного элемента, первый выход каждого (i,j) -го вычислительного элемента (i=1,Z,..., и, =1) соединен со вторым входом (i+1, j) -го вычислительного элемента, а выход поразрядной суммы - со входом поразрядной суммы (i+1,j)-го вычислительного элемента, выход переноса (i,j)-го вычислительного элемента (i = 1,2, j = 2п+1) соединен с входом переноса (i+1,j)-го вычислительного элемента, вход переноса (2n+1)-го вычислительного элемента второй строки матрицы l соединен с выходом триггера 14, вход переноса (Zn+1)-го вычислительного элемента третьей строки матрицы 1 соединен с выходом триггера l5, информационный вход которого соединен с выходом триггера 13, управляющие входы триггеров 13-15 объединены и

i подключены к шине тактовых импульсов, первые и вторые входы вь числительных элементов нечетных столбцов первой строки матрицы 1 поразрядно связаны соответственно с выходами регистров 9 и 10 операнда, первые и вторые входы вычислительных элементов четных столбцов первой строки матрицы поразрядно связаны соответственно с и младшими выходами регистра 9 операнда и с и старшими выхорами регистра 10 операнда, входы поразрядной суммы и переноса вычислительных элементов с первого no n-й столбец гервой строки матрицы 1 поразрядно соединены соответственно с выходами элементов И-НЕ 12 и с выходами элементов И-HE 11, а входы поразряр,ной суммы и переноса вычислительных элементов остальных столбцов первой строки матрицы 1 соответственно с выходом знакового разряда регистра 9 операнда и с выходом знакового разряда регистра

10 операнда, которые соответственно соединены со входами триггера 14 и триггера 13, тактовые входы триггеров 6 и 7, триггера 4 поразрядной суммы и триггера 5 переноса объединены и являются управляющим входом вычислительного элемента, информационный вход триггера

6 является первым входом вычислительного элемента, информационный вход триггера 7 является вторым входом вычислительного элемента, информационные входы триггера 4

905814

10 поразрядной суммы и триггера 5 переноса являются соответственно входами поразрядной суммы и переноса вычислительного элемента, выход триггера 6 соединен с первым входом элемента И 3 и является первым входом вычислительного элемента матрицы 1, выход триггера 7 соединен со вторым входом элемента И 3 и является вторым выходом вычислительного 10элемента матрицы 1, выход элемента И соединен с первым входом полусумматора 2, второй и третий входы ко,торого соответственно соединены с выходами триггера 4 поразрядной сум- 15 мы и триггера 5 переноса, первый выход полусумматора 2 является выходом переноса вычислительного элемента матрицы 1, второй выход полусумматора 2 является выходом пораз- zo рядной суммы вычислительного элемента матрицы 1, тактовые входы регистров 16, 17, 19 и 21 обьединены и являются вторым управляющим входом накапливающего сумматора 8, ин- 25 формационные входы регистра 16 и регистра 17 являются соответственно вторым и первым информационными входами накапливающего сумматора 8, (n+1) младших разрядов регистров 16 зо и 17 поразрядно соединены с первыми и вторыми входами соответствующих (n+l) младших полусумматоров 18, старшие разряды регистров 16 и 17 соответственно соединены с первым и вторым входами PnggY+1)-го полусумматора 18, третьи входы (n+goggN+1) старших полусумматоров 18 соединены поразрядно с выходами регистра 19, выходы (n+9oqg." +1) младших и выходы (и+Яо ; 1+1) старших полусумматоров

18 поразрядно соединены с первыми и вторыми входами полусумматоров 20, выходы регистра 21 соответственно соединены с третьими входами

;n+Bn y1" старших полусумматоров 20, выходы Tl+LQ ;pic) младших полусумматоров 20 поразрядно соединены с информационными входами регистра 21, выходы (n+Si g +l) полусумматоров 20 поразрядно соединены с информационными входами регистра 19 и являются выходами накапливающего сумматора 8, вход установки в ноль регистра 21 является первым управляющим входом накапливающего сумматора 8.

Устройство работает следующим образом.

В первом такте на входы регистра

9 операнда и на входы регистра 10 операнда принимается первая пара сомножителей, представленная дополнительным двоичным кодом. Во втором такте содержимое укаэанных регистров передается на триггеры 6 и. 7 первой строки матрицы 1 вычислительных элементов, причем благодаря имеющимся жестким связям между регистрами 9 и 10 и матрицей 1 вычислительных элементов в триггеры 6 первой строки матрицы 1 вычислительных элементов передается код Ь а Ь и,, 1 .1 ...,Ь1,; п, а в триггеры 7 - код

1 1 в Ь, „,..., „в

Вместе с этим в зависимости от .знаков сомножителей на триггеры 4

,поразрядной суммы и триггеры переноса первой строки матрицы 1 вычислительных элементов через первую

;и вторую группы элементов И-НЕ ll, 12 з-пишутся удвоенные обратные коды содержимого регистров 9 и 10.

При этом, если произошла передача удвоенного обратного кода какоголибо из сомножителей на входы матрицы 1, то в триггер 13 или в триггер

l4 записана единица, предназначенная для формирования удвоенного дополнительного кода этого сомножителя.

Передача на входы матрицы 1 вычислительных элементов удвоенного дополнительного кода содержимого регистра если первый сомножитель меньше нуля и наоборот, представляет собой коррекцию результата, так как в результате перемножения в матрице 1 вычислительных элементов сомножителей, представленных дополнительным двоичным кодом, причем знаковые разряды сомножителей участвуют в выполняемой операции наравне со значащими, происходит искажение результата. В этом же такте на входы регистров 9 и 10 операнда принимается новая пара сомножителей.

Зависимость результатов от знаков сомножителей представлена таблице.

905814

Дополнительные коды А и В

Результаты без коррекции

Сомножители

А и В

Коррекция

A Î; В) О А; В

A (О; В, 0 1+(1-1А1); В

А Ъ 0; в (о А; 1+(1-1;l) АхВ=АхВ (1+(1-1Л 1) хВ=2В-1А1хв+2(l-в)

Ах (!+ (1- 10 1) =2A-Ах 181+2 (1-А) A (0; в с 0 1+(1-1А1);1+(1-1Вl) (!+(1-1А!):;1-1 1) =

=4-21 В I -21А1+1А I x1В1+21А1+21В I

П римеча ние: при А(ои элементов р четверка пр щий разряд.

Формирование произведения в виде поразрядных сумм и переносов происходит в результате передачи информации с i-ой строки матрицы 1 на (i+1)-ю строку, гри этом i-е частичное произведение формируется а виде поразрядных коньюнкций содержимого триггеров 6 и 7 i-ой строки матрицы 1, а накопление суммы ":àñòè÷íûõ произведений осуществляется а триггерах 4 поразрядных сумм и триггерах 5 переносов. Содержимое триггера 6 1-ой строки матрицы 1 вынислительных элементов передается а триггеры 6 (i+1)-ой строки со сдвигом на один разряд влево, а содержимое триггеров со сдвигом на разряд вправо, что обеспечивает формирование всех и+1-х частичных произведений.

С выходов последней строки матрицы 1 вычислительных элементов, содержащей (n+3) одноразрядных элемента, значения (и+2)-ух старших поразрядных сумм и (n+2)-ух переносов, представляющих собой (и+2) старших разряда произведения, записываются в регистры 16 и 17 накапливающего сумматора 8. В следующем такте на эти регистры приняты (и+2) старших разряда нового произведения, а в это же время с выходов полусумматоров 20 на входы регистра

21 и регистра 19 записываются

n+5ogyN +1 старшие разряды суммы ранее поступивших произведений в виде поразрядных сумм и переносов.

Таким образом, при помощи предлагаемого устройства возможно нахождение n+3o ;gN+1 старших разрядов суммы произведени" N nap операндов, 8 (О на выходах матрицы 1 вычислительных езультат - 2131-21А 1+ IAI хl81, так как едставляет собой переносы а несуществуюпредставленных дополнительным кодом, при этом на каждом следующем такте на входы устройства может быть принята новая пара сомножителей. Через

N+n+2 такта с выходов полусумматоров

20 может быть считан результат в виде поразрядных сумм и переносов, при этом уже на (N+!) -ом такте на коды устройства могут приниматься пары сомножителей следующей последовательности, произведения которых подлежат сложению. Для получения на выходах устройства результата с распространенными переносами пары сомножителей новой последовательности могут приниматься только лишь по истечении n+gognN тактов после по"

35 дачи последней йары сомножителей предыдущей последовательности. В течение n+fopgN холостых тактов на входы устройств должны записываться нулевые значения сомножителей.

Устройство требует п 9о1; И холостых тактов, .е то время как для выполнения тех же функций гри помощи известного необходимо 3n+9o 0И-1 холостых тактов. Тем самым достига45 ется существенное увеличение производительности устройства, что имеет важное значение для многих практических приложений, связанных,нагример, с матричной алгеброй.

Формула изобретения

1. Устройство для вычисления сумм произведений, содержащее матрицу вычислительных элементов, которая содержит n+1 строк, первые три строки имеют 2п+1 вычислительных элемен90581

50 тов, каждая последующая строка матрицы имеет на один вычислительный элемент меньше, последняя строка содержит n+3 вычислительных элементов,. (и+1)-разрядные первый и второй регистры операнда (где и — разрядность операндов), первую и вторую группу элементов И-НЕ, „акапливающий сумматор, причем первая входная шина соединена с информационными 10 входами первого регистра операнда, вторая входная шина соединена с информационными входами второго регистра операнда, выходы значащих разрядов первого регистра операнда и 15 второго регистра операнда соответственно соединены с первыми входами элементов И-НЕ первой и второй групп, вторые входы элементов И-HE первой группы соединены с выходом знакового 20 разряда второго регистра операнда, вторые входы элементов И-НЕ второй группы соединены с выходом знакового разряда первого регистра операнда, первые и вторые информацион- 25 ные входы накапливающего сумматора соответственно соединены с (и+2) младшими выходами и с (n+2) старшими выходами вычислительных элементов последней строки матрицы,первый управляющий вход накапливающего сумматора подключен к шине установки в ноль, выходы накапливающего сумматора соединены с выходной шиной устройства, шина тактовых импульсов соединена с вторым управляющим входом накапливающего сумматора, с управляющим входом каждого вычислительного элемента матрицы, с управляющими входами первого и второго регист- 40 ров операнда, о т л и ч а ю щ е е с я тем, что, с целью повышения производительности устройства, в него введены первый, второй, третий триггеры, причем первый и второй выходы 45 каждого (i,I)-ro вычислительного элемента (i=1,...,n,j=Z,...,Zn) соединены соответственно с первым входом (1+1, j-1)-ro вычислительного элемента и вторым входом (i+1

j+1) — го вычислительного элемента, а выходы поразрядной суммы и переноса соответственно с входом поразрядной суммы (1+1,1)-го вычислительного элемента и входом переноса

55 (i+1 j-1)-го вычислительного элемента, первый выход каждого (i,j) -го вычислительного элемента (i=1,2,... и,j=l) соединен с вторым входом

4 14 (1+1, ) -го вычислительного элемента, а выход поразрядной суммы с входом поразрядной суммы (i+1 j)-го вычислительного элемента, выход переноса (i,j3 -ro вычислительного элемента (i=1 Z,j=2n+1) соединен с входом переноса (i+1,I) -го вычислительного элемента, вход переноса (2n+1) -го вычислительного элемента второй строки матрицы соединен с выходом первого триггера, вход переноса (2и+1) -го вычислительного элемента третьей строки матрицы соединен с выходом второго триггера,информационный вход которого соединен с выходом третьего триггера, управляющие входы первого, второго и третьего триггеров объединены и подключены к шине тактовых импульсов, первые и вторые входы вычислительных элементов нечетных столбцов первой строки матрицы поразрядно свя,заны соответственно с выходами второго и первого регистров операнда, первые и вторые входы вычислительных элементов четных столбцов первой строки матрицы поразрядно связаны соответственно с и младшими выходами первого регистра операнда и с и старшими выходами второго регистра операнда, входы горазрядной суммы и переноса вычислительных элементов с первого по и-й столбец первой строки матрицы поразрядно соединены соответственно с выходами элементов

И-НЕ второй группы и с выходами элементов И-HE первой группы, а входы поразрядной суммы и переноса вычислительных элементов остальных столбцов первой строки матрицы соответственно с выходом знакового разряда первого регистра операнда и с выходом знакового разряда второго регистра операнда, которые соответственно соединены с входами первого и третьего триггеров.

2. Устройство по и 1, о т л ич а ю щ е е с я тем, что каждый вычислительный элемент содержит полусумматор, элемент Vi,ïåðBûé,âòoрой триггеры, триггер переноса и триггер поразрядной суммы, причем тактовые входы первого, второго триггеров, триггеров поразрядной суммы и переноса объединены,и являются управляющим входом вычислительного элемента, информационный вход первого триггера является первым входом вычислительного элемента, 15

905814 информационный вход второго триггера является вторым входом вычислительного элемента, информационные входы триггеров поразрядной суммы и переноса являются соответственно входами поразрядной суммы и переноса вычислительного элемента, выход первого триггера соединен с первым входом элемента И и является первым выходом вычислительного элемен- 1о та, выход второго триггера соединен с вторым входом элемента И и является вторым выходом вычислительного элемента, выход элемента И соединен с первым входом полусумматора, второй 15 и третий входы которого соответственно соединены с выходами триггеров поразрядной суммы и переноса, первый выход полусумматора является выходом переноса вычислительного эле- 2р мента, второй выход полусумматора является выходом поразрядной суммы вычислительного элемента.

3. Устройство по пп. 1 и 2, о тл и ч а ю щ е е с я тем, что накап- 25 ливающий сумматор содержит первую группу из (n+8opgN+2) полусумматоров, вторую группу из (и+Юод К+1) полусумматоров, первый (n+Eop

Источники информации принятые во внимание при экспертизе

Патент США li 4150434, кл. С 06 F 15/34, 1978.

Авторское свидетельство СССР

4 551643, кл. С 06 F 7/52, 1975

3. Авторское свидетельство СССР

Т 550637, кл. С 06 Г 7/52, 1975.

4. Авторское свидетельство СССР

4 561963, кл. G 06 F 7/52, 19?5 (прототип).