Устройство для деления чисел

 

Союз Советскнк

Соцнапнстмчесннх

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ()907544 (6l ) Дополнительное к авт. саид-ay —. (22)Заявлено 16. 06.80 (21) 2942869/24-18 (5! )М. Кд.

06 F 7/52 с присоединением заявки М

Государстеснный комитет (23) Приоритет— по делан необретеннй н открытий

Опубликовано 23.02. 82. Бюллетень И 7

Дата опубликования описания 23.02.82 (53) УДК681. 325

Г088. 81

В. И. Корнейчук, В. П. Тарасенко, Я. И. и Фам Тин Нгия (72) Авторы изобретения

50-летия

Киевский ордена Ленина политехнический

Великой Октябрьской социалистическ (71) Заявитель (54 / УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ЧИСЕЛ

Изобретение относится к вычислительной технике и может быть использовано при построении цифровых вычислительных машин последовательного действия.

Известно устройство для деления последовательного типа, которое содержит сдвиговые регистры, схему округления, схему определения знака, сумматор, логические элементы и триггеры (1).

Известно также двоичное устройство для деления, содержащее сдвиговые регистры с параллельной записью информации, два одноразрядных сумматора-вычислителя последовательного действия, блок анализа. знаков, блок анализа сходимости процесса, логические элементы (2J.

Однако принцип работы таких устройств не позволяет в полной мере использовать в нем динамические регистры с большой степенью интеграции, требует больших аппаратурных затрат.

Наиболее близким по технической сущности к изобретению является устройство для деления чисел последовательного типа, содержащее регистры делителя, делимого, частотного, одноразрядный сумматор, триггер, два логических элемента И, логический элемент И-ИЛИ, причем выход регистра делителя соединен с его входом, выход регистра частного соединен с первым входом логического элемента И-ИЛИ. В устройстве в каждом цикле определяется одна цифра частного, которая записывается в реверсивный статический сдвиговый регистр. Цикл схемы уст15 ройства составляет Гп+2) такта (3).

Недостатками данного устройства является невысокое быстродействие и большие аппаратурные затраты, сзязанные с длиной регистров делимого и де20 лителя, невозможностью использования в нем в полной мере динамических регистров с большей степенью интеграции.

907544 4

Цель изобретения — повышение быстродействия.

Поставленная цель достигается тем, что в устройство для деления введены четыре регистра, второй логический элемент И-ИЛИ, сумматор по модулю два, причем вход регистра делимого соединен с выходом суммы одноразрязного сумматора, выход переноса которого соединен с входом первого реги- 10 стра и с первым входом первого логического элемента И, вход регистра частного соединен с выходом второго регистра, вход которого соединен с выходом первого логического элемента

И-ИЛИ, выход регистра делимого соединен с первым входом второго логического элемента И, выход которого соединен со входом третьего регистра, выход которого соединен с первым входом g0 одноразрядного сумматора, выход реги стра делителя соединен с первым входом сумматора по модулю два, второй вход которого соединен с инверсным выходом триггера, с первым входом второго логического элемента И-ИЛИ и вторым входом первого логического элемента И-ИЛИ, а выход — с вторым входом одноразрядного сумматора, третий вход которого соединен с выходом З0 второго логического элемента И-ИЛИ, вход синхронизации триггера соединен с первой тактовой шиной, вторым и третьим входами второго логического элемента И-ИЛИ, третьим и четвертым входами первого логического элемента ИИЛИ, четвертый вход второго логического элемента И-ИЛИ соединен с выходом первого регистра, информационный вход триггера соединен с выходом чет - 0 вертого регистра, вход которого соединен с выходом первого логического элемента И. второй вход которого соединен с второй тактовой шиной и вторым входом второго логического элемента И, первый вход первого, второй вход второго логических элементов И, третьи входы первого и второго логических элементов И выполнены инверсными

На фиг. 1 представлена функциональная схема предлагаемого устройства; на фиг. 2 - вариант построения регистра частного. . Устройство содержит и+1-разрядный. 55 (и — разрядность мантисы, 1 — разрядность представления знака) регистр делителя 1, сумматор 2 по модулю два, одноразрядный сумматор 3 последовательного действия, и+1-разрядные регистры делимого 4 и частного 5, С11триггер 6 управления, первый 7, второй 8, третий 9 и четвертый 10 одноразрядные (динамические) регистры, первый и второй элементы И-ИЛИ 11 и

12, первый и второй логические элементы И 13 и 1 4, первую и вторую тактовые шины 15 и 16.

Выход регистра 4 делимого соединен с его входом, выход регистра 5 частного соединен с первым входом логичес кого элемента И-ИЛИ 11, вход регистра 4 делимого соединен с выходом суммы одноразрядного сумматора 3, выход переноса которого соединен с входом регистра 9 и с первым входом логического элемента И 13 вход регистра 5 частного соединен с выходом регистра

7, вход которого соединен с выходом логического элемента И-ИЛИ 11, выход регистра делимого соединен с первы входом логического элемента И 14, выход которого соединен с входом регистра 10, выходом соединенного с первым входом одноразрядного сумматора 3, выход регистра 1 делителя соединен с первым входом сумматора 2 по модулю два, второй вход которого соединен с инверсным выходом триггера 6, с первым входом .логического элемента И-ИЛИ 12 и вторым входом логического элемента И-ИЛИ 11, а выход с вторым входом одноразрядного сумматора 3, третий вход которого соединен с выходом логического элемента

И-ИЛИ 12, вход синхронизации триггера 6 соединен с тактовой шиной 15, вторым и третьим входами логического элемента И-ИЛИ 12, третьим и четвертым входами логического элемента 11, четвертый вход логического элемента И-ИЛИ 12 соединен с выходом регистра 9, информационный вход триг гера 6 соединен с выходом регистра

8, вход которого соединен с выходом логического элемента И 13, вторым входом соединенного с тактовой шиной

16 и вторым входом логического элемента И 14, первый вход логическвго элемента И 13, второй вход логическо

ro элемента И 14, третьи входы логических элементов И-ИЛИ 11 и 12 выполнены инверсными.

Устройство работает следующим образом.

Тактом Т будем называть времен1 ной интервал представления в машин907544 ном цикле i-го разряда числа последовательного кода младшими разрядами вперед. Таким образом, начало машинного цикла определяется тактом Т представляющим самый младший разряд числа, конец цикла — тактом T.„

Кн-4 представляющим знаковый разряд числа. Началу каждого цикла соответству. ет такое расположение информации в динамическом регистре, находящемся в о режиме хранения, при котором i-й разряд числа находится в -ом разряде регистра.

В исходном состоянии в регистре 4 записан прямой код делимого, в реги- 15 стре 1 — прямый код делителя, Будем считать, что делимое меньше делителя

В знаковых разрядах регистров 1 и 4 записаны нули. В регистрах 5, 7, 8, 9 и 10 записана нулевая информация, 20 триггер 6 находится в нулевом состоянии.

Деление осуществляется за и+1 цикл.

Цикл схемы устройства соответствует разрядности операндов и равен (n+1)— му такту. B основу алгоритма деления положен метод деления без восстановления остатка.

Рассмотрим работу устройства в i-u цикле деления. В начале i-го цикла О (такт4Т) в регистре 4 находится (1-1)-й остаток, в регистре 1 — делитель в младших разрядах регистра 5

i-2 цифр частного. Триггер 6 управления хранит знак (i-1) -ro остатка.

Формирование i-го остатка осуществляется следующим образом.

В зависимости от знака предыдущего (i-1) -го остатка на один из входов 40 сумматора 3 подается прямой или дополнительный код делителя. При единичном состоянии триггера 6 через сумматор 2 по модулю два выдается прямой код делителя, при нулевом обратный код. Дополнительный код делителя формируется подачей на вход переноса сумматора 3 через Элемент

И-ИЛИ 12 единицы младшего разряда в такте Т . Сдвинутый по отношению к делителю на один. разряд влево (i-1)-й остаток подается на второй вход сумматора. Сдвиг (1-1)-го остатка в регистр 4 обеспечивается коммутацией цепей циркуляции последнего через од норазрядный динамический регистр 1О на выход суммы Я сумматора 3. В такте ТИ выдача кода из регистра 4 блокируется элементом И 14. Знак i-ro остатка и значение очередной (n-i+1) -й цифры частного определяется переносом, вырабатываемым сумматором 3 s такте Т 1 4(в последнем такте цикла).

При единичном переносе в (и+1) -м такте знак 1-го остатка положительный, при нулевом — отрицательный.

Знак i-го остатка формируется элементом и 13 по условию т(+4 . P u записывается в такте Т следующего (i+1)-го цикла на триггер 6. Задержка записи знака на один такт осуществляется одноразрядным динамическим регистром 8. Запись полученной в i-u цикле (n-i+1)-й цифры частного в регистр 5 осуществляется в такте Т (i+1)-го цикла с инверсного выхода триггера 6 через элемент И-ИЛИ 11 и однораэрядный динамический регистр

7. Коммутация цепей циркуляции регистра 5 через дополнительный регистр

7 обеспечивает сдвиг информации в каждом цикле на один разряд вправо.

Таким образом, после выполнения

i-го цикла в регистре 4 находится

i-й остаток, на прямом выходе триггера 6 — знак -го остатка, на инверсном выходе — 1-я цифра частного. После выполнения (n+1) -го цикла на инверсном выходе триггера 6 формируется младшая дополнительная цифра частного, которая используется для округления результата. Старшие и разрядов частного (кроме знакового) записываются в старших и разрядах регистра

Округление результата производится на сумматоре 3 (не показан) за один цикл, и е о можно совмещать с циклом выдачи. Знак результата можно формировать с помощью сумматора 3 в цикле приема операндов и записывать в такте

Т первого цикла в регистр 5. Однако при этом усложняются входные схемы сумматора, поэтому целесообразнее знак формировать на отдельном T-триггере (не показан) .

Рассмотрим состояния узлов и регистров устройства при делении чисел 0,0101:0,1000 = 0,1010.

Деление без округления осуществляется за и циклов. Старшие и-1 разрядов частного при этом формируются на своих местах. В первом разряде регистра 5 всегда нуль (см. таблицу).

Первый младший разряд частного соответствует инверсному выходу триггера

6. Поэтому формирование окончательного результата осуществляется таким же

75 11/.1

15

35

55 у 90 образом, что и при округлении, с той лишь разницей, что на первый вход сумматора 3 поступает информация с первого разряда регистра 5. Такое формирование частного на регистре 5 и триггере 6 требует дополнительных затрат на коммутацию входов сумматора 3. Если деление производится всегда без округления, весь результат удобнее формировать на регистре 5.

Каждая (n-i+1)-я цифра частного может быть определена как перенос из (n+1) -го разряда при формировании

i-го остатка. Запись сформированной таким образом (n-i+1) -й цифры частного осуществляется в такте Т1и+4) 3 -ro цикла через элемент И-ИЛИ 11.! в первый разряд регистра 5. Мантиса частного при этом после выполнения и-го цикла формируется в младших п разрядах регистра 5, который выполнен в виде двух подрегистров: одноразрядного регистра 5.1 и п-разрядного регистра 5.2.

Такое построение схемы формирования результата деления позволяет осуществлять выдачу непосредственно с регистра 5 и осободить в этом цикле сумматор.

Заметим, что в первом цикле деления в регистре 5 всегда записана единица (в таблице обозначена 1 ), котоо рая не является одним из разрядов частного и не влияет на конечный результат, так как при делении с округлением она сдвигается в регистр 7, а при делении без округления íà ее место при окончательном формировании частного записывается знак результата. Эту единицу можно использовать как маркерную для определения конца операции деления, что позволяет упростить блок управления.

В изобретении регистры выполнены динамическими, разрядность (n+1) регистров делимого, делителя и частного является одинаковой, что является существенным достоинством по сравнению с известным устройством, в котором используется два динамических регистра с разрядностью n+3 и и+2 и реверсивный сдвиговый регистр частного с разрядностью n+3. Сложность одного разряда реверсивного сдвигового регистра примерно в 1,5 раза боль-. ше по сравнению с односторонним сдвиговым регистром, Таким образом, выигрыш в оборудовании по сравнению с известным устройством составляет величину 0,5 (n+A) "J.ð + 1.Р, где 1.р-сложность одного разряда одностороннего сдвигового регистра. Возможность построения устройства полностью на динамических регистрах позволяет еще в большой степени сократить стоимость, габариты и надежность устройства.

Цикл работы схем известных устройств составляет п+2 или и+3 такта и не равен циклу хранения в других регистрах, а также памяти вычислительных машин, в состав которых оно входит. Другими словами, цикл схемы известных устройств отличается от машинного цикла. Это требует дополнительных аппаратурных затрат при построении блока управления, в частности счетчика тактов.

В предлагаемом изобретении цикл устройства совпадает с машинным циклом, что дает возможность использовать общие для вычислительного устройства тактирующие сигналы Т, Т + 1

Деление в известном устройстве осуществляется за (и+2)х Гп+1) тактов.

В изобретении частное формируется за (n+1) тактов.

Таким образом, время выполнения операции деления в изобретении уменьшается на один цикл по сравнению с известным устройством.

Формула изобретения

Устройство для деления чисел, содержащее регистр делимого, регистр делителя, регистр частного, одноразрядный сумматор, триггер, логический элемент И-ИЛИ, два логических элемента И, причем выход регистра делителя соединен с его входом, выход регистра частного соединен с первым входом логического элемента И-ИЛИ, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены четыре регистра, второй логический элемент И-ИЛИ, сумматор по модулю два, причем вход регистра делимого соединен с выходом суммы одноразрядного сумматора, выход переноса которого соединен с входом первого регистра и с первым входом первого логического элемента И, вход регистра частного соединен с выходом второго регистра, вход которого соединен с выходом первого логического элемента

И-ИЛИ, выход регистра делимого соеди44

9075 нен с первым входом второго логического элемента И, выход которого соединен со входом третьего регистра, выход которого соединен с первым входом одноразрядного сумматора, выход регистра делителя соединен с первым входом сумматора по модулю два, второй вход которого соединен с инверсным выходом триггера, с первым входом второго логического элемента И-ИЛИ и 0 вторым входом первого логического элемента И-ИЛИ, а выход - с вторым входом одноразрядного сумматора, третий вход которого соединен с выходом второго логического элемента И-ИЛИ ! вход синхронизации триггера соединен с первой тактовой шиной, вторым и третьим входами второго логического элемента И-ИЛИ, третьим и четвертым входами первого логического элемента 20

И-ИЛИ, четвертый вход второго логического элемента И-ИЛИ соединен с выходом

ВНИИПИ Заказ 592/58

Тираж 732 Подписное филиал ППП "Патент", г.ужгород, ул.Проектная,4 первого регистра, информационный вход триггера соединен с выходом четвертого регистра, вход которого соединен с выходом первого логического элемента И, второй вход которого соединен с второй тактовой шиной и вторым входом второго логического элемента И, первый вход r„epaoco, второй вход второго логических элементов И, третьи входы первого и второго логических элементов И выполнены инверсными-.

Источники информации, принятые во внимание при экспертизе

1. Патент США 4" 3816733, кл, G 06 F 7/54, 1974.

2. Авторское свидетельство СССР

h 541171, кл. 6 06 1 7/39, 1974.

3. Самофалов К. Г., Корнейчук В.И., Тарасенко В. П. Электронные цифровые вычислительные машины. Киев, "Вища школа", 1976 (прототип),